EDA技術(shù)實(shí)用教程期末復(fù)習(xí)材料選擇題庫(kù)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上1. 將設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來(lái)。并送入計(jì)算機(jī)的過(guò)程稱為( A )：A:設(shè)計(jì)的輸入B:設(shè)計(jì)的輸出C:仿真D:綜合 2. 一般把EDA 技術(shù)發(fā)展分為（B ）個(gè)階段 。A:2 B:3 C: 4 D: 5 3. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是_C _。A. CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱；B. CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；C. 早期的CPLD是從GAL的結(jié)構(gòu)擴(kuò)展而來(lái)；D. 在Altera公司生產(chǎn)的器件中，F(xiàn)LEX10K 系列屬CPLD結(jié)構(gòu)；4. 綜合是EDA

2、設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，_C是錯(cuò)誤的。a) 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；b) 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的；c) 綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)；d) 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。 5. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于硬IP的正確描述為_B_。 a) 提供用VHDL

3、等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；b) 提供設(shè)計(jì)的最總產(chǎn)品-掩膜；c) 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；d) 都不是。6. 基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_B_綜合適配_編程下載硬件測(cè)試。功能仿真時(shí)序仿真邏輯綜合配置引腳鎖定AB.C.D.7.下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說(shuō)法是不正確的_B_。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述；C. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；D. 原理圖輸入設(shè)計(jì)方法也

4、可進(jìn)行層次化設(shè)計(jì)。8.在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，正確的是_ A_。E. PROCESS為一無(wú)限循環(huán)語(yǔ)句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。F. 敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)；G. 進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成；H. 當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程。9.嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)_I_。I. 帶優(yōu)先級(jí)且條件相與的邏輯電路；J. 條件相或的邏輯電路；K. 三態(tài)控制電路；L. 雙向控制電路。10.電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗-即面積優(yōu)化，以及

5、提高運(yùn)行速度-即速度優(yōu)化；指出下列那種方法不屬于速度優(yōu)化：_A_。A. 資源共享B. 流水線設(shè)計(jì) C.寄存器配平D. 關(guān)鍵路徑法11.在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為integer，下面哪個(gè)賦值語(yǔ)句是不正確的_D_。M. idata <= 16#20#;N. idata <= 32;O. idata <= 16#A#E1;P. idata <= B#1010#;12.下列EDA軟件中，哪一不具有時(shí)序仿真功能：_D_。A. Max+Plus IIB. Quartus IIC. ModelSimD. Synplify13.IP核在EDA技術(shù)和開發(fā)中具有十

6、分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_A_。A .軟IP B.固IP C.硬IP D.都不是14.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。A綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；B綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。15.大規(guī)模可編程器件主要

7、有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是C_。A FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B FPGA是全稱為復(fù)雜可編程邏輯器件；C 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。16.進(jìn)程中的變量賦值語(yǔ)句，其變量更新是_A_。A立即完成；B按順序完成；C在進(jìn)程的最后完成；D都不對(duì)。17.VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_D_。A器件外部特性；B器件的綜合約束；C器件外部特性與內(nèi)部功能；D器件的內(nèi)部功能。18.不完整的I

8、F語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)_A_。A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路19.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_B_。流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法A. B. C. D. 20.列標(biāo)識(shí)符中，_B_是不合法的標(biāo)識(shí)符。A. State0B. 9moonC. Not_Ack_0D. signall21.關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_A_。A 2#1111_1110#B 8#276#C 10#170#D 16#E#E122下列EDA軟件中，哪一

9、個(gè)不具有邏輯綜合功能：_B_。A Max+Plus IIB ModelSimC Quartus IID Synplify23.下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程：BA. 原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測(cè)試B. 原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測(cè)試C. 原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測(cè)試；D. 原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測(cè)試24.流水線設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對(duì)資源共享描述正確_。C A. 面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果B. 速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C. 面積優(yōu)化方法

10、，可能會(huì)有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果25.在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then26.狀態(tài)機(jī)編碼方式中，其中_C_占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用A. 狀態(tài)位直接輸出型編碼B. 順序編碼C. 一位熱碼編碼D. 以上都不是27.下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：A. 原理圖/HDL文本輸

11、入; B. 適配; C. 時(shí)序仿真; D. 編程下載; E. 硬件測(cè)試; F. 綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程：A _ _F_ _B_ _C_ _D_ E28.PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項(xiàng)結(jié)構(gòu)：請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _A_CPLD 基于 _B_29.在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來(lái)選擇合適的狀態(tài)機(jī)編碼。對(duì)于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機(jī)編碼方式 適合于 _A_ 器件；順序編碼 狀態(tài)機(jī)編碼方式 適合于 _B_ 器件；30.下列優(yōu)化方法中那兩種是速度

12、優(yōu)化方法：_B_、D_A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化31.請(qǐng)指出Altera Acex系列中的EP1K30QC208這個(gè)器件是屬于_A_ A. FPGA B. CPLD C. CPU D.GAL32.FPGA的可編程是主要基于什么結(jié)構(gòu)：_A_A. 查找表（LUT）B. ROM可編程C. PAL可編程D. 與或陣列可編程33.串行化設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對(duì)串行化設(shè)計(jì)描述正確：_C_A. 面積優(yōu)化方法，同時(shí)有速度優(yōu)化效果B. 速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C. 面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果D. 速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果34.狀態(tài)機(jī)編碼方式中，

13、哪種編碼速度較快而且輸出沒(méi)有毛刺？_C_A. 一位熱碼編碼B. 格雷碼編碼C. 狀態(tài)位直接輸出型編碼D. 都不是35.對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的：_A_A信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B變量的賦值是立即完成的C信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D變量和信號(hào)的賦值符號(hào)不一樣36.下列狀態(tài)機(jī)的狀態(tài)編碼，_A_方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。A狀態(tài)位直接輸出型編碼B一位熱碼編碼C順序編碼D格雷編碼37.VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)：_D_AIEEE庫(kù)BVITAL庫(kù)CSTD庫(kù)DWORK工作庫(kù)38.下列語(yǔ)句中，不屬于并行

14、語(yǔ)句的是：_B_A進(jìn)程語(yǔ)句BCASE語(yǔ)句C元件例化語(yǔ)句DWHENELSE語(yǔ)句39QuartusII是 C A:高級(jí)語(yǔ)言B:硬件描述語(yǔ)言C:EDA工具軟件D:綜合軟件40. QuartusII工具軟件具有( D )等功能。A:編輯B:編譯C:編程D:以上均可41.使用QuartusII軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，原理圖文件擴(kuò)展名是( D )。A:vwf B:v C:vhd D:bdf42.使用Quartus II輸入的電路原理圖文件必須通過(guò)( B )才能進(jìn)行仿真驗(yàn)證。A:編輯B:編譯C:綜合D:編程43. Quartus II的設(shè)計(jì)文件不能直接保存在( B )。A:硬盤B:根目錄C:文件夾D:工程目

15、錄44.使用Quartus II工具軟件實(shí)現(xiàn)VHDL文本設(shè)計(jì)輸入，文件擴(kuò)展名是( C )。A:vwf B:v C:vhd D:bdf45.使用Quartus II工具軟件實(shí)現(xiàn)波形仿真，仿真文件擴(kuò)展名是A。A:vwf B:v C:vhd D:bdf46.在Quartus II集成環(huán)境下為原理圖文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（ D ）。A:仿真B:編譯C:綜合D:被高層次電路設(shè)計(jì)調(diào)用 47.仿真是對(duì)電路設(shè)汁的種( )檢測(cè)方法。A:直接的B:間接的C:同步的D:異步的 48.省略 49. Quartus II的Verilog HDL文件的擴(kuò)展名是( C )。A:scf B:gdf C:vhl D:

16、.v50. 省略51.QuartusII是（ C ）。A:高級(jí)語(yǔ)言B:硬件描述語(yǔ)言C:EDA工具軟件D:綜合軟件52. QuartusII工具軟件具有（ D ）等功能。A:編輯B:編譯C:編程D:以上均可53.使用QuartusII工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（ A）方式。A:圖形編輯B:文本編輯C:符號(hào)編輯D:波形編輯54.包括設(shè)計(jì)編譯和檢查，邏輯優(yōu)化和綜合，適配和分割，布局和布線，生成編程數(shù)據(jù)文件等操作的過(guò)程稱為（ B ）。A:設(shè)計(jì)輸入B:設(shè)計(jì)處理C:功能仿真D:時(shí)序仿真55.設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)時(shí)間文件進(jìn)行（B）。A:編輯B:編譯C:功能仿真D:時(shí)序仿真56.在設(shè)計(jì)處理過(guò)程中

17、，可產(chǎn)生器件編程使用的數(shù)據(jù)文件，對(duì)于來(lái)說(shuō)是產(chǎn)生（ A ）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真57.在設(shè)計(jì)處理過(guò)程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對(duì)于FPGA 來(lái)說(shuō)是生成（ B ）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真 58.VHDL 是在（ B）年正式推出的。A:1983 B:1985 C:1987 D:1989 59.Verilog HDL 是在（ A）年正式推出的。A:1983 B:1985 C:1987 D:198960.在C語(yǔ)言的基礎(chǔ)上演變而來(lái)的硬件描述語(yǔ)言是（ B）。A VHDL B Verilog C AHD D CUPL61.基于PLD芯片的設(shè)計(jì)稱之為（ A ）

18、設(shè)計(jì)。A:自底向上B:自頂向下C:積木式D:頂層62.基于硬件描述語(yǔ)言HDL的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)法稱為（ B ）設(shè)計(jì)法。A:自底向上B:自頂向下C:積木試D:頂層 63.在EDA 工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（ B ）。A:仿真器B:綜合器C:適配器D:下載器 64.在EDA 工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（ C ）。A:仿真器B:綜合器C:適配器 D:下載器 65. 在設(shè)計(jì)處理過(guò)程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對(duì)于FPGA 來(lái)說(shuō)是生成（ B ）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真 66.邏輯器件（ A ）屬于非用戶定制電路。

19、A:邏輯門 B: GAL C: PROM D: PLA 67.可編程邏輯起家PLD屬于（ C ）電路。A:非用戶定制B:全用戶定制C:半用戶定制D:自動(dòng)生成68.不屬于PLD基本結(jié)構(gòu)部分的是 （ C ）。A:與門陣列B:或門陣列C:與非門陣列D:輸入緩存69.在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件HDPLD的是（ D ）。 A:EPLD B:CPLD C:FPGA D:PAL70.在下列可編程邏輯器件中，不屬于低密度可編程邏輯器件LDPLD的是（ C ）。A GAL B CPLD C PLA D PAL： 72.在PLD 沒(méi)有出現(xiàn)前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)往往采用（ C ）式進(jìn)行，實(shí)質(zhì)

20、是對(duì)電路進(jìn)行設(shè)計(jì)。A:自底向上B:自頂向下C:積木:功能塊 73.自頂向下設(shè)計(jì)過(guò)程中，描述器件總功能的模塊一般稱為（ B ）。A:底層設(shè)計(jì)B:頂層設(shè)計(jì)C:完整設(shè)計(jì)D:全面設(shè)計(jì) 74.自頂向下設(shè)計(jì)過(guò)程中，描述器件一部分功能的模塊一般稱為（ A ）。A:底層設(shè)計(jì)B:頂層設(shè)計(jì)C:完整設(shè)計(jì)D:全面設(shè)計(jì)75.邊界掃描測(cè)試技術(shù)主要解決（ C ）的測(cè)試問(wèn)題。A:印刷電路版B:數(shù)字系統(tǒng)C:芯片D:微處理器76ispLSI器件中的GLB是指（ B ）。A:全局布線區(qū)B:通用邏輯塊C:輸出布線區(qū)D:輸出控制單元77IEEE于1993爾公布了vHDL的( D )語(yǔ)法標(biāo)準(zhǔn)。A:IEEE STD 1076-1987 B

21、:RS232 C:IEEE.STD_LOGIC1164 D:IEEE STD 1076-199378一個(gè)能為vHDL綜合器接受，并能作為個(gè)獨(dú)立的設(shè)設(shè)計(jì)單元的完整的vHDL程序稱為（ C ）。A:設(shè)計(jì)輸入B:設(shè)計(jì)輸出C:設(shè)計(jì)實(shí)體D:設(shè)計(jì)結(jié)構(gòu)79vHDL的設(shè)計(jì)文件可以被高層次的系統(tǒng)（ D ），成為系統(tǒng)的部分。 A:輸入 B:輸出 C:仿真 D:調(diào)用80在VHDL中用（ C ）來(lái)把特定的結(jié)構(gòu)體關(guān)聯(lián)一個(gè)確定的實(shí)體，為一個(gè)大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。A:輸入 B:輸出 C:綜合 D:配置81.在VHDL標(biāo)識(shí)符命名規(guī)則中，以（ A ）開頭的標(biāo)識(shí)符是正確的。 A:字母B:數(shù)字C:字母或數(shù)字D:下劃

22、線82.在下列標(biāo)識(shí)符中，（ C ）是VHDL合法的標(biāo)識(shí)符A:4h_add B:h_ _adde C:h_adder D:_h_adde83.在VHDL中，（ D ）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。 A:信號(hào)B:常量C:數(shù)據(jù)D:變量84.在VHDL中，數(shù)組型（array）和記錄型（record）屬于（ B）數(shù)據(jù)。A:標(biāo)量型 B:復(fù)合類型 C:存取類型 D:文件類型85.在VHDL中，乘“*”和除“/”算術(shù)運(yùn)算的操作數(shù)據(jù)是（ C ）數(shù)據(jù)類型A:整型B:實(shí)型C:整型和實(shí)型D:任意類型86.VHDL中條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于（ C ）語(yǔ)句。 A:并行兼順序B:順序C:并行D:不存在的87.在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計(jì)實(shí)體調(diào)用或共享，可以把他們匯集在（ D ）中。 A:設(shè)計(jì)實(shí)體B:子程序C:結(jié)構(gòu)體D:程序庫(kù) 88.在一個(gè)VHDL設(shè)計(jì)中a是一個(gè)信號(hào)，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語(yǔ)句是正確的_C_。A. a:=32 B. a<= 16#B0# C. a<= 16#7# D. a:= 2#1010# 89-.使用EDA工具的設(shè)計(jì)輸入有多種方式，其中不屬于圖形輸入方式的是下列哪項(xiàng)_D_。A. 狀態(tài)圖 B. 原理圖 C. 波形圖 D. HDL文本輸入 90. 進(jìn)程中的