同步FIFO設(shè)計(jì)

1、同步fifo設(shè)計(jì)i.功能定義：用16*8RAM實(shí)現(xiàn)一個(gè)同步先進(jìn)先出（FIFO）隊(duì)列設(shè)計(jì)。由寫使能端控制該數(shù)據(jù)流的寫入FIFO,并由讀使能控制FIFO中數(shù)據(jù)的讀出。寫入和讀出的操作由時(shí)鐘的上升沿觸發(fā)。當(dāng)FIFO的數(shù)據(jù)滿和空的時(shí)候分別設(shè)置相應(yīng)的高電平加以指示。2.頂層信號(hào)定義：信號(hào)名稱I/O功能描述源/目標(biāo)備注Rstn全局復(fù)包（低后效）管腳Clkn工局時(shí)鐘管腳頻率10Mhz;占空比：50%Wr_enn低有效寫使能管腳Rd_ennj氐后效讀使能管腳Data_in7:0n,據(jù)輸入端管腳Data_out7:0Out色據(jù)輸出端管腳EmptyOut，指示信號(hào)管腳為高時(shí)表示fifo空FullOut管腳為高時(shí)表

2、示fifo滿3.頂層模塊劃分及功能實(shí)現(xiàn)該同步fifo可劃分為如下四個(gè)模塊，如圖1所示：存儲(chǔ)器模塊（RAM）用于存放及輸出數(shù)據(jù)；讀地址模塊（rd_addr）用于讀地址的產(chǎn)生；寫地址模塊（wr_addr）用于寫地址的產(chǎn)生標(biāo)志模塊（flag_gen）-用于產(chǎn)生FIFO當(dāng)前空滿狀態(tài)。圖1同步FIFO的模塊劃分1) RAM模塊本設(shè)計(jì)中的FIFO采用采用16*8雙口RAM,以循環(huán)讀寫的方式實(shí)現(xiàn)；l根據(jù)rd_addr_gen模塊產(chǎn)生的讀地址，在讀使能(rd_en)為高電平的時(shí)候，將RAM中rd_addr3:0地址中的對(duì)應(yīng)單元的數(shù)據(jù)在時(shí)鐘上升沿到來的時(shí)候，讀出到data_out7:0中。l根據(jù)wr_addr_

3、gen產(chǎn)生的寫地址和在寫使能(wr_en)為高電平的時(shí)候，將輸入數(shù)據(jù)(data_in7:0)在時(shí)鐘上升沿到來的時(shí)候，寫入wr_addr3:0地址對(duì)應(yīng)的單元。以下是ram程序：moduleram(clk,wr_en,rd_en,data_in,wr_addr,rd_addr,data_out);inputclk;inputrd_en;inputwr_en;input7:0data_in;input3:0wr_addr;input3:0rd_addr;output7:0data_out;reg7:0data_out;parametermax_count=5'b10000;reg7:0fif

4、o0:max_count;讀操作always(posedgeclk)beginif(rd_en)data_out<=fiford_addr;end寫操作always(posedgeclk)beginif(wr_en)fifowr_addr<=data_in;endendmodule2) wr_addr_gen該模塊用于產(chǎn)生FIFO寫數(shù)據(jù)時(shí)所用的地址。由于16個(gè)RAM單元可以用4位地址線尋址。本模塊用4位計(jì)數(shù)器(wr_addr3:0)實(shí)現(xiàn)寫地址的產(chǎn)生。l在復(fù)位時(shí)(rst=0),寫地址值為0。l如果FIFO未滿(full)且有寫使能(wr_en)有效，則wr_addr3:0加1;否則不

5、變。modulewr_addr_gen(clk,rst,full,wr_en,wr_addr);clkwr_addr(3.0)rdfullwr_eninstSinputclk,rst;inputfull;inputwr_en;output3:0wr_addr;reg3:0wr_addr;always(posedgeclkornegedgerst)beginif(!rst)wr_addr<=4'b0000;elseif(full=0&&wr_en=1)wr_addr<=wr_addr+1;elsewr_addr<=4'b0000;endendmo

6、dule3)rd_addr_gen：該模塊用于產(chǎn)生FIFO讀數(shù)據(jù)時(shí)所用的地址。由于塊用4位計(jì)數(shù)器(rd_addr3:0)實(shí)現(xiàn)讀地址的產(chǎn)生。l在復(fù)位時(shí)(rst=0),讀地址值為0。l如果FIFO未空(empty)且有讀使能(rd_enmodulerd_addr_gen(clk,rst,emptyp,rd_en,rd_addr);inputclk,rst;inputemptyp;inputrd_en;output3:0rd_addr;reg3:0rd_addr;always(posedgeclkornegedgerst)beginif(!rst)rd_addr<=4'b0000;el

7、seif(emptyp=0&&rd_en=1)rd_addr<=rd_addr+1;elserd_addr<=4'b0000;endendmodule16個(gè)RAM單元可以用4位地址線尋址。本模)有效，則rd_addr3:0力口1;否則不變。iiainriiimasisb-iaiair-ariaraBiiirmi-iran!：rd_adcir_s>en'clkrd_3d±(3.0jj-rst：emptyprdjeninstB=*f，iJi,Hg'gy一."，=，-tf,p*曜4)flag_gen模塊flag_gen模塊

8、產(chǎn)生FIFO空滿標(biāo)志。本模塊設(shè)計(jì)并不用讀寫地址判定FIFO是否空滿。設(shè)計(jì)一個(gè)計(jì)數(shù)器，該計(jì)數(shù)器(pt_cnt)用于指示當(dāng)前周期中FIFO中數(shù)據(jù)的個(gè)數(shù)。由于FIFO中最多只有16個(gè)數(shù)據(jù)，因此采用5位計(jì)數(shù)器來指示FIFO中數(shù)據(jù)個(gè)數(shù)。具體計(jì)算如下：l復(fù)位的時(shí)候，pt_cnt=0;l如果wr_en和rd_en同時(shí)有效的時(shí)候，pt_cnt不加也不減；表示同時(shí)對(duì)FIFO進(jìn)行讀寫操作的時(shí)候，F(xiàn)IFO中的數(shù)據(jù)個(gè)數(shù)不變。l如果wr_en有效且full=0,則pt_cont+1;表示寫操作且FIFO未滿時(shí)候，F(xiàn)IFO中的數(shù)據(jù)個(gè)數(shù)增加了1；l如果rd_en有效且empty=0,則pt_cont-1;表示讀操作且FIF

9、O未滿時(shí)候，F(xiàn)IFO中的數(shù)據(jù)個(gè)數(shù)減少了1;l如果pt_cnt=0的時(shí)候，表示FIFO空，需要設(shè)置empty=1;如果pt_cnt=16的時(shí)候，表示FIFO現(xiàn)在已經(jīng)滿，需要設(shè)置full=1。moduleflag_gen(clk,rst,full,emptyp,wr_en,rd_en);inputclk,rst;inputrd_en;inputwr_en;outputfull,emptyp;regfull,emptyp;reg4:0count;parametermax_count=5'b01111;always(posedgeclkornegedgerst)beginif(!rst)cou

10、nt<=0;elsebegincase(wr_en,rd_en)2'b00:count<=count;2'b01:if(count!=5'b00000)count<=count-1;2'b10:if(count!=max_count)count<=count+1;2'b11:count<=count;endcaseendendalways(count)beginif(count=5'b00000)emptyp<=1;elseemptyp<=0;endalways(count)beginif(count=max_count)full<=1;elsefull<=0;e