FPGA,CPLD基本結(jié)構(gòu)及原理

1、3/13/2022.1第二講第二講FPGA/CPLD基本結(jié)構(gòu)及原理基本結(jié)構(gòu)及原理信息與通信學(xué)院：謝躍雷信息與通信學(xué)院：謝躍雷3/13/2022.2 從電路設(shè)計(jì)者來(lái)說(shuō)，可將設(shè)計(jì)好的電路從電路設(shè)計(jì)者來(lái)說(shuō)，可將設(shè)計(jì)好的電路“寫(xiě)入寫(xiě)入”芯芯片片(PLD母片），使之成為專(zhuān)用集成電路；有些母片），使之成為專(zhuān)用集成電路；有些PLD可以可以多次多次“編程（邏輯重構(gòu)）編程（邏輯重構(gòu)）”，這就特別適合新產(chǎn)品試制，這就特別適合新產(chǎn)品試制或小批量生產(chǎn)?；蛐∨可a(chǎn)。PLD的編程技術(shù)有下列幾種工藝。的編程技術(shù)有下列幾種工藝。一、一、PLD的編程技術(shù)的編程技術(shù)如何如何“編程編程”？3/13/2022.3 熔絲編程技術(shù)熔絲

2、編程技術(shù)是用熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元件平是用熔絲作為開(kāi)關(guān)元件，這些開(kāi)關(guān)元件平時(shí)（在未編程時(shí)）處于連通狀態(tài)，加電編程時(shí)，在不需時(shí)（在未編程時(shí)）處于連通狀態(tài)，加電編程時(shí)，在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相應(yīng)器件的邏輯功能。應(yīng)器件的邏輯功能。 反熔絲編程技術(shù)反熔絲編程技術(shù)也稱(chēng)熔通編程技術(shù)，這類(lèi)器件是用逆熔也稱(chēng)熔通編程技術(shù)，這類(lèi)器件是用逆熔絲作為開(kāi)關(guān)元件。這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀絲作為開(kāi)關(guān)元件。這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀態(tài)，編程時(shí)，在需要連接處的逆熔絲開(kāi)關(guān)元件兩端加上態(tài)，編程時(shí)，在需要連接處的逆熔絲開(kāi)關(guān)元件兩端加上編

3、程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩?，?shí)現(xiàn)兩點(diǎn)間編程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩梗瑢?shí)現(xiàn)兩點(diǎn)間的連接，編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的的連接，編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的邏輯功能。邏輯功能。（1）熔絲）熔絲(Fuse)和反熔絲和反熔絲(Anti-fuse)編程技術(shù)編程技術(shù)3/13/2022.4熔絲結(jié)構(gòu)熔絲結(jié)構(gòu)3/13/2022.5反熔絲結(jié)構(gòu)示意反熔絲結(jié)構(gòu)示意Actel的FPGA器件n體積小，集成度高，速度高，易加密，抗干擾，耐高溫n只能一次編程，在設(shè)計(jì)初期階段不靈活3/13/2022.6（2）浮柵型電可寫(xiě)紫外線擦除編程技術(shù)）浮柵型電可寫(xiě)紫外線擦除編程技術(shù) 浮柵管相當(dāng)于一個(gè)電

4、子開(kāi)關(guān)，如浮柵管相當(dāng)于一個(gè)電子開(kāi)關(guān)，如N溝浮柵管，當(dāng)浮溝浮柵管，當(dāng)浮柵中沒(méi)有注入電子時(shí)，浮柵管導(dǎo)通；當(dāng)浮柵中注入電子?xùn)胖袥](méi)有注入電子時(shí)，浮柵管導(dǎo)通；當(dāng)浮柵中注入電子后，浮柵管截止。浮柵管的浮柵在原始狀態(tài)沒(méi)有電子，后，浮柵管截止。浮柵管的浮柵在原始狀態(tài)沒(méi)有電子，如果把源極和襯底接地，且在源如果把源極和襯底接地，且在源-漏極間加電壓脈沖產(chǎn)漏極間加電壓脈沖產(chǎn)生足夠強(qiáng)的電場(chǎng)，使電子加速躍入浮柵中，則使浮柵帶生足夠強(qiáng)的電場(chǎng)，使電子加速躍入浮柵中，則使浮柵帶上負(fù)電荷，電壓脈沖消除后，浮柵上的電子可以長(zhǎng)期保上負(fù)電荷，電壓脈沖消除后，浮柵上的電子可以長(zhǎng)期保留；當(dāng)浮柵管受到紫外光照射時(shí)，浮柵上的電子將流向留；當(dāng)

5、浮柵管受到紫外光照射時(shí)，浮柵上的電子將流向襯底，擦除所記憶的信息，而為重新編程做好準(zhǔn)備。襯底，擦除所記憶的信息，而為重新編程做好準(zhǔn)備。3/13/2022.7浮柵型紫外線擦除熔絲結(jié)構(gòu)浮柵型紫外線擦除熔絲結(jié)構(gòu)n nn n+ + +S SD DG1G1G2G2SiOSiO2 2早期早期PROM器件器件采用此工藝采用此工藝n可反復(fù)編程可反復(fù)編程n不用每次上電重新不用每次上電重新下載，但相對(duì)速度下載，但相對(duì)速度慢，功耗較大慢，功耗較大3/13/2022.8（3）浮柵型電可寫(xiě)電擦除編程技（）浮柵型電可寫(xiě)電擦除編程技（E2PROM） 此類(lèi)器件在此類(lèi)器件在CMOS管的浮柵與漏極間有一薄氧化層管的浮柵與漏極間有

6、一薄氧化層區(qū)，其厚度為區(qū)，其厚度為10m15m，可產(chǎn)生隧道效應(yīng)。編程，可產(chǎn)生隧道效應(yīng)。編程（寫(xiě)入）時(shí)，（寫(xiě)入）時(shí)，漏極接地，柵極加漏極接地，柵極加20V的脈沖電壓的脈沖電壓，襯底，襯底中的電子將通過(guò)隧道效應(yīng)進(jìn)入浮柵，浮柵管正常工作時(shí)中的電子將通過(guò)隧道效應(yīng)進(jìn)入浮柵，浮柵管正常工作時(shí)處于截止?fàn)顟B(tài)，脈沖消除后，浮柵上的電子可以長(zhǎng)期保處于截止?fàn)顟B(tài)，脈沖消除后，浮柵上的電子可以長(zhǎng)期保留；若將其留；若將其控制柵極接地，漏極加控制柵極接地，漏極加20V的脈沖電壓的脈沖電壓，浮，浮柵上的電子又將通過(guò)隧道效應(yīng)返回襯底，則使該管正常柵上的電子又將通過(guò)隧道效應(yīng)返回襯底，則使該管正常工作時(shí)處于導(dǎo)通狀態(tài)，達(dá)到對(duì)該管擦除

7、的目的。工作時(shí)處于導(dǎo)通狀態(tài)，達(dá)到對(duì)該管擦除的目的。編程和編程和擦除都是通過(guò)在漏極和控制柵極上加入一定幅度和極性擦除都是通過(guò)在漏極和控制柵極上加入一定幅度和極性的電脈沖來(lái)實(shí)現(xiàn)，可由用戶(hù)在的電脈沖來(lái)實(shí)現(xiàn)，可由用戶(hù)在“現(xiàn)場(chǎng)現(xiàn)場(chǎng)”用編程器來(lái)完成。用編程器來(lái)完成。 3/13/2022.9浮柵型電可擦除熔絲結(jié)構(gòu)浮柵型電可擦除熔絲結(jié)構(gòu)nn+G1G1S SD DG2G2SiOSiO2 2大多數(shù)大多數(shù)CPLD器器件采用此工藝件采用此工藝n可反復(fù)編程可反復(fù)編程n不用每次上電重新不用每次上電重新下載，但相對(duì)速度下載，但相對(duì)速度慢，功耗較大慢，功耗較大3/13/2022.10（4）SRAM編程技術(shù)編程技術(shù) 與浮柵型熔

8、絲結(jié)構(gòu)基本相同。與浮柵型熔絲結(jié)構(gòu)基本相同。SRAM編程技術(shù)是編程技術(shù)是在在FPGA器件中采用的主要編程工藝之一。器件中采用的主要編程工藝之一。SRAM型的型的FPGA是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接將丟失，需在外部配接ROM存放存放FPGA的編程數(shù)據(jù)。的編程數(shù)據(jù)。n可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)n每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛掛EEPROM用于保存程序用于保存程序3/13/2022.11二、復(fù)雜可編程邏輯器件（二、復(fù)雜可編程邏輯器件（CPLD

9、）的基本原理）的基本原理 現(xiàn)在一般把所有超過(guò)某一集成度（如現(xiàn)在一般把所有超過(guò)某一集成度（如1000門(mén)以上）門(mén)以上）的的PLD器件都稱(chēng)為器件都稱(chēng)為CPLD。 CPLD由可編程邏輯的功由可編程邏輯的功能塊圍繞一個(gè)可編程互連矩陣構(gòu)成。由固定長(zhǎng)度的金能塊圍繞一個(gè)可編程互連矩陣構(gòu)成。由固定長(zhǎng)度的金屬線實(shí)現(xiàn)邏輯單元之間的互連，并增加了屬線實(shí)現(xiàn)邏輯單元之間的互連，并增加了I/O控制模塊控制模塊的數(shù)量和功能?？梢园训臄?shù)量和功能。可以把CPLD的基本結(jié)構(gòu)看成由的基本結(jié)構(gòu)看成由可編可編程邏輯陣列（程邏輯陣列（LAB）、可編程可編程I/O控制模塊和可編程內(nèi)控制模塊和可編程內(nèi)部連線（部連線（PIA）等三部分組成。）等

10、三部分組成。 3/13/2022.12LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模塊控制模塊PIAMAX7123的結(jié)構(gòu)的結(jié)構(gòu)3/13/2022.131可編程邏輯陣列（可編程邏輯陣列（LAB） 可編程邏輯陣列又若干個(gè)可編程邏輯宏單元可編程邏輯陣列又若干個(gè)可編程邏輯宏單元（Logic Macro Cell，LMC）組成，）組成， LMC內(nèi)部主要內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為時(shí)序或組合工作方式。電路，能獨(dú)立地配置為時(shí)序或組合工作方式。3/13/20

11、22.14宏單元結(jié)構(gòu)圖宏單元結(jié)構(gòu)圖1 10 02 23 34 45 56 67 78 89 910103/13/2022.15CPLD中與、或門(mén)的表示方法中與、或門(mén)的表示方法AB C DP(乘積項(xiàng)乘積項(xiàng))ACDP P= =A AC CD DAB C DF（或項(xiàng)或項(xiàng)）F=A+B+DABD3/13/2022.16（1）乘積項(xiàng)共享結(jié)構(gòu)）乘積項(xiàng)共享結(jié)構(gòu) 在在CPLD的宏單元中，如果輸出表達(dá)式的與項(xiàng)較的宏單元中，如果輸出表達(dá)式的與項(xiàng)較多，對(duì)應(yīng)的或門(mén)輸入端不夠用時(shí)，可以借助可編程開(kāi)多，對(duì)應(yīng)的或門(mén)輸入端不夠用時(shí)，可以借助可編程開(kāi)關(guān)將同一單元（或其他單元）中的其他或門(mén)與之聯(lián)合關(guān)將同一單元（或其他單元）中的其他

12、或門(mén)與之聯(lián)合起來(lái)使用，或者在每個(gè)宏單元中提供未使用的乘積項(xiàng)起來(lái)使用，或者在每個(gè)宏單元中提供未使用的乘積項(xiàng)給其他宏單元使用。給其他宏單元使用。3/13/2022.17EPM7128E乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)圖乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)圖 乘乘積積項(xiàng)項(xiàng)選選擇擇矩矩陣陣乘乘積積項(xiàng)項(xiàng)選選擇擇矩矩陣陣來(lái)來(lái)自自上上一一個(gè)個(gè)宏宏單單元元P Pr re es se et tC Cl lo oc ck kC Cl le ea ar rP Pr re es se et tC Cl lo oc ck kC Cl le ea ar r宏宏單單元元乘乘積積項(xiàng)項(xiàng)邏邏輯輯宏宏單單元元乘乘積積項(xiàng)項(xiàng)邏邏輯輯到到下下一一個(gè)

13、個(gè)宏宏單單元元共共享享乘乘積積項(xiàng)項(xiàng)并并聯(lián)聯(lián)擴(kuò)擴(kuò)展展3/13/2022.18（2）多觸發(fā)器結(jié)構(gòu)）多觸發(fā)器結(jié)構(gòu) 早期可編程器件的每個(gè)輸出宏單元（早期可編程器件的每個(gè)輸出宏單元（OLMC）只有）只有一個(gè)觸發(fā)器，而一個(gè)觸發(fā)器，而CPLD的宏單元內(nèi)通常含兩個(gè)或兩個(gè)以上的宏單元內(nèi)通常含兩個(gè)或兩個(gè)以上的觸發(fā)器，其中只有一個(gè)觸發(fā)器與輸出端相連，其余觸的觸發(fā)器，其中只有一個(gè)觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過(guò)相應(yīng)的緩沖電發(fā)器的輸出不與輸出端相連，但可以通過(guò)相應(yīng)的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的路反饋到與陣列，從而與其他觸發(fā)器一起構(gòu)成較復(fù)雜的時(shí)序電路。這些不與輸出端

14、相連的內(nèi)部觸發(fā)器就稱(chēng)為時(shí)序電路。這些不與輸出端相連的內(nèi)部觸發(fā)器就稱(chēng)為“隱埋隱埋”觸發(fā)器。這種結(jié)構(gòu)可以不增加引腳數(shù)目，而增觸發(fā)器。這種結(jié)構(gòu)可以不增加引腳數(shù)目，而增加其內(nèi)部資源。加其內(nèi)部資源。3/13/2022.19 （3）異步時(shí)鐘）異步時(shí)鐘 早期可編程器件只能實(shí)現(xiàn)同步時(shí)序電路，在早期可編程器件只能實(shí)現(xiàn)同步時(shí)序電路，在CPLD器件中各觸發(fā)器的時(shí)鐘可以異步工作，有些器件中各觸發(fā)器的時(shí)鐘可以異步工作，有些器件中觸發(fā)器的時(shí)鐘還可以通過(guò)數(shù)據(jù)選擇器或時(shí)鐘器件中觸發(fā)器的時(shí)鐘還可以通過(guò)數(shù)據(jù)選擇器或時(shí)鐘網(wǎng)絡(luò)進(jìn)行選擇。此外，網(wǎng)絡(luò)進(jìn)行選擇。此外，OLMC內(nèi)觸發(fā)器的異步清零內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項(xiàng)進(jìn)行

15、控制，因而使用更和異步置位也可以用乘積項(xiàng)進(jìn)行控制，因而使用更加靈活。加靈活。3/13/2022.202可編程可編程I/O單元（單元（IOC） CPLD的的I/O單元（單元（Input/Output Cell，IOC），），是內(nèi)部信號(hào)到是內(nèi)部信號(hào)到I/O引腳的接口部分。根據(jù)器件和功能引腳的接口部分。根據(jù)器件和功能的不同，各種器件的結(jié)構(gòu)也不相同。由于陣列型器件的不同，各種器件的結(jié)構(gòu)也不相同。由于陣列型器件通常只有少數(shù)幾個(gè)專(zhuān)用輸入端，大部分端口均為通常只有少數(shù)幾個(gè)專(zhuān)用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號(hào)通常需要鎖存。因此端，而且系統(tǒng)的輸入信號(hào)通常需要鎖存。因此I/O常常作為一個(gè)獨(dú)立單元

16、來(lái)處理。作為一個(gè)獨(dú)立單元來(lái)處理。3/13/2022.21 3可編程內(nèi)部連線（可編程內(nèi)部連線（PIA） 可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和邏輯宏單元和I/O單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過(guò)可編程連線陣列接收來(lái)自輸入端的信號(hào)，并將宏元通過(guò)可編程連線陣列接收來(lái)自輸入端的信號(hào)，并將宏單元的信號(hào)送目的地。這種互連機(jī)制有很大的靈活性，單元的信號(hào)送目的地。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。3/13/2022.22三、現(xiàn)場(chǎng)

17、可編程門(mén)陣列（三、現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）的基本原理）的基本原理 FPGA出現(xiàn)在出現(xiàn)在20世紀(jì)世紀(jì)80年代中期，與陣列型年代中期，與陣列型PLD有所不有所不同，同，F(xiàn)PGA由許多獨(dú)立的可編程邏輯模塊組成，用戶(hù)可以通由許多獨(dú)立的可編程邏輯模塊組成，用戶(hù)可以通過(guò)編程將這些模塊連接起來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。過(guò)編程將這些模塊連接起來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA具有更具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計(jì)靈活性。高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計(jì)靈活性。 FPGA器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可

18、無(wú)限次型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證等特點(diǎn)。反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證等特點(diǎn)。3/13/2022.23 FPGA由由可編程邏輯塊（可編程邏輯塊（CLB）、輸入、輸入/輸出模輸出模塊（塊（IOB）及可編程互連資源（）及可編程互連資源（PIR）等三種可編程）等三種可編程電路和一個(gè)電路和一個(gè)SRAM結(jié)構(gòu)的配置存儲(chǔ)單元組成。結(jié)構(gòu)的配置存儲(chǔ)單元組成。CLB是是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片中；可編程輸入個(gè)陣列，散布于整個(gè)芯片中；可編程輸入/輸出模塊輸出模塊（IOB）

19、主要完成芯片上的邏輯與外部引腳的接口，）主要完成芯片上的邏輯與外部引腳的接口，它通常排列在芯片的四周；可編程互連資源（它通常排列在芯片的四周；可編程互連資源（IR）包）包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)，它們括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)將各個(gè)CLB之間或之間或CLB與與IOB之間以及之間以及IOB之間連接之間連接起來(lái)，構(gòu)成特定功能的電路。起來(lái)，構(gòu)成特定功能的電路。3/13/2022.24FPGA的基本結(jié)構(gòu)圖的基本結(jié)構(gòu)圖C CL LB BI IR RI IO OB BC CL LB BC CL LB BC CL LB BC CL LB BC CL LB BC CL

20、 LB BC CL LB BC CL LB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IO OB BI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR RI IR R3/13/2022.251可編程邏輯塊（可編程邏輯塊（CLB） CLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。成。邏

21、輯函數(shù)發(fā)生器主要由查找表邏輯函數(shù)發(fā)生器主要由查找表LUT(look up table)構(gòu)成構(gòu)成0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器查找表LUT輸入1輸入2輸入3輸入4輸出函數(shù)發(fā)生器基于查找函數(shù)發(fā)生器基于查找表單元：表單元：3/13/2022.26 3可編程互連資源（可編程互連資源（PIR） PIR由許多金屬線段構(gòu)成，這些金屬線段帶有可編由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。實(shí)現(xiàn)程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。實(shí)現(xiàn)FPGA內(nèi)部的內(nèi)部的CLB和和CLB之間、之間、CLB和和IOB之間的連接。之間的

22、連接。 XC4000系列采用分段互連資源結(jié)構(gòu)，按相對(duì)長(zhǎng)度系列采用分段互連資源結(jié)構(gòu)，按相對(duì)長(zhǎng)度可分為單長(zhǎng)線、雙長(zhǎng)線和長(zhǎng)線等三種?？煞譃閱伍L(zhǎng)線、雙長(zhǎng)線和長(zhǎng)線等三種。2輸入輸入/輸出模塊（輸出模塊（IOB） IOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個(gè)鎖存器、輸出緩沖器組成，每個(gè)IOB控制一個(gè)引腳，它控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向們可被配置為輸入、輸出或雙向I/O功能。功能。3/13/2022.27四、四、CPLD與與FPGA的區(qū)別的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)ProducttermLookup Table程序存儲(chǔ)內(nèi)部

23、EEPROMSRAM，外掛EEPROM資源類(lèi)型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場(chǎng)合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源EAB，鎖相環(huán)保密性可加密一般不能保密3/13/2022.28nFPGAFPGA采用采用SRAMSRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAMSRAM中的數(shù)據(jù)丟失中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫(xiě)入其中，系統(tǒng)每次上電自動(dòng)將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲(chǔ)技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會(huì)丟失，適于數(shù)據(jù)的保密。nFPGAFPGA器件含

24、有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來(lái)實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對(duì)較少。3/13/2022.29nFPGAFPGA為細(xì)粒度結(jié)構(gòu)，為細(xì)粒度結(jié)構(gòu)，CPLDCPLD為粗粒度結(jié)構(gòu)。為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過(guò)高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。nFPGA為非連續(xù)式布線，為非連續(xù)式布線，CPLD

25、為連續(xù)式布線。為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同走的路線不同，因此延時(shí)不易控制延時(shí)不易控制，要求開(kāi)發(fā)軟件允許工程師對(duì)關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長(zhǎng)度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。3/13/2022.30五、大的五、大的PLD生產(chǎn)廠家生產(chǎn)廠家q最大的PLD供應(yīng)商之一qFPGA的發(fā)明者，最大的PLD供應(yīng)商之一qISP技術(shù)的發(fā)明者q提供軍品及宇航級(jí)產(chǎn)品3/13/2022.31

26、Altera 主流芯片1. 主流主流CPLD產(chǎn)品：產(chǎn)品： MAXII：新一代PLD器件,0.18um falsh工藝,2004年底推出,采用FPGA結(jié)構(gòu),配置芯片集成在內(nèi)部,和普通PLD一樣上電即可工作。容量比上一代大大增加,內(nèi)部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v內(nèi)核電壓,MAXII G系列采用1.8v內(nèi)核電壓。早期的CPLD芯片主要有MAX3000、MAX7000系列。MAX II 器件家族器件家族 FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G邏輯單元邏輯單元 (LE)2405701,2702,210等

27、效宏單元等效宏單元（Macrocell）1924409801,700最大用戶(hù)最大用戶(hù)IO80160212272內(nèi)置內(nèi)置Flash大小大小(bit)8K8K8K8K管腳到管腳延時(shí)管腳到管腳延時(shí)(ns)3.6-4.53.6-5.53.6-6.03.6-6.53/13/2022.322.主流主流FPGA產(chǎn)品產(chǎn)品Altera的主流FPGA分為兩大類(lèi),一種側(cè)重低成本應(yīng)用,容量中等,性能可以滿(mǎn)足一般的邏輯設(shè)計(jì)要求,如Cyclone,CycloneII;還有一種側(cè)重于高性能應(yīng)用,容量大,性能能滿(mǎn)足各類(lèi)高端應(yīng)用,如Startix,StratixII等,用戶(hù)可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 在性能可以滿(mǎn)足的情

28、況下,優(yōu)先選擇低成本器件。Cyclone（颶風(fēng)）（颶風(fēng)）：Altera中等規(guī)模FPGA,2003年推出,0.13um工藝,1.5v內(nèi)核供電,與Stratix結(jié)構(gòu)類(lèi)似,是一種低成本FPGA系列 ,是目前主流產(chǎn)品,其配置芯片也改用全新的產(chǎn)品。 型號(hào)（型號(hào)（1.5V）邏輯單邏輯單元元鎖鎖相相環(huán)環(huán)M4K RAM 塊塊備備 注注EP1C32,910113每塊每塊RAM為為4Kbit,可以另可以另加加1位奇偶校位奇偶校驗(yàn)位驗(yàn)位EP1C44,000217EP1C65,980220EP1C1212,060252EP1C2020,0602643/13/2022.33CycloneII：Cyclone的下一代產(chǎn)品

29、,2005年開(kāi)始推出,90nm工藝,1.2v內(nèi)核供電,屬于低成本FPGA,性能和Cyclone相當(dāng),提供了硬件乘法器單元 Cyclone II 系列概覽系列概覽特特 性性 EP2C5 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70邏輯單元（邏輯單元（ LE ） 4,608 8,256 18,752 33,216 50,528 68,416 M4K RAM 塊塊 26 36 52 105 129 250 RAM 總量總量 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式嵌入式1818乘乘法器法器 13 18 26 35

30、 86 150 鎖相環(huán)（鎖相環(huán)（PLL） 2 2 4 4 4 4 最大可用最大可用I/O管腳管腳 142 182 315 475 450 622 3/13/2022.34Stratix ：altera大規(guī)模高端FPGA,2002年中期推出,0.13um工藝,1.5v內(nèi)核供電。集成硬件乘加器,芯片內(nèi)部結(jié)構(gòu)比Altera以前的產(chǎn)品有很大變化。 1.5v邏輯單元邏輯單元 LE512bit RAM塊塊4Kbit RAM塊塊512K MegaRAM塊塊DSP塊塊備注備注EP1S1010570946016每個(gè)每個(gè)DSP塊可塊可實(shí)現(xiàn)實(shí)現(xiàn)4個(gè)個(gè)9x9乘法乘法/累加累加器器RAM塊可塊可以另以另加奇加奇偶校偶校

31、驗(yàn)位驗(yàn)位EP1S201846019482210EP1S2525660224138210EP1S3032470295171412EP1S4041250384183414EP1S6057120574292618EP1S8079040767364922EP1S120114140111852012283/13/2022.35StratixII: Stratix的下一代產(chǎn)品,2004年中期推出,90um工藝,1.2v內(nèi)核供電,大容量高性能FPGA Stratix II 系列概覽系列概覽功能功能 EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180 自適應(yīng)邏輯模塊（自適應(yīng)

32、邏輯模塊（ALM） 6,240 13,552 24,176 36,384 53,016 71,760 等效邏輯單元等效邏輯單元 （LE） 15,600 33,880 60,440 90,960 132,540 179,400 M512 RAM 塊塊 (512 bits) 104 202 329 488 699 930 M4K RAM 塊塊 (4 Kbits）78 144 255 408 609 768 M-RAM 塊塊(512 K）0 1 2 4 6 9 總共總共 RAM bits419,328 1,369,728 2,544,192 4,520,448 6,747,840 9,383,040

33、 DSP塊（每個(gè)塊（每個(gè)DSP包含包含4個(gè)個(gè)18x18乘法器）乘法器）12 16 36 48 63 96 鎖相環(huán)（鎖相環(huán)（PLL） 6 6 12 12 12 12 最大可用最大可用I/O管腳管腳 358 542 702 886 1,110 1,158 3/13/2022.36Xilinx 主流芯片1. 主流主流CPLD產(chǎn)品：產(chǎn)品：XC9500 Flash工藝PLD,常見(jiàn)型號(hào)有XC9536，XC9572，XC95144等。型號(hào)后兩位表示宏單元數(shù)量。 5v3.3v2.5v宏單元宏單元XC9536XC9536XLXC9536XV36XC9572XC9572XLXC9572XV72XC95108XC9

34、5108XLXC95108XV108XC95144XC95144XLXC95144XV144XC95288XC95288XLXC95288XV288 CoolRunner-II： 1.8v低功耗PLD產(chǎn)品， 簡(jiǎn)評(píng)：靜態(tài)功耗很低，性能指標(biāo)優(yōu)于XC9500，主要用于用于電池供電系統(tǒng)，但使用者還不是非常廣泛1.8v宏單元宏單元備備 注注XC2C3232XC2C6464XC2C128128XC2C256256XC2C384384XC2C5125123/13/2022.372.主流主流FPGA產(chǎn)品產(chǎn)品Xilinx的主流FPGA分為兩大類(lèi)，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿(mǎn)足一般的邏輯設(shè)計(jì)要求，如S

35、partan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿(mǎn)足各類(lèi)高端應(yīng)用，如Virtex系列，用戶(hù)可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 在性能可以滿(mǎn)足的情況下，優(yōu)先選擇低成本器件。Spartan-3/3L: 新一代FPGA產(chǎn)品，結(jié)構(gòu)與VirtexII類(lèi)似，全球第一款90nm工藝FPGA，1.2v內(nèi)核，于2003年開(kāi)始陸續(xù)推出。 簡(jiǎn)評(píng)：成本低廉，總體性能指標(biāo)不是很優(yōu)秀，適合低成本應(yīng)用場(chǎng)合，是Xilinx未來(lái)幾年在低端FPGA市場(chǎng)上的主要產(chǎn)品1.2vSlices18x18乘法乘法器器RAM塊塊備備 注注XC3S5076844每個(gè)每個(gè)RAM塊塊容量是容量是18KbitXC3S20019201212XC3S40035841616XC3S100