基于VHDL的八位全加器

1、EDA技術課程大作業(yè) 設計題目： 基于VHDL的八位全加器 院 系： 電子信息與電氣工程學院 學生姓名： 學 號： 200902070033 專業(yè)班級： 09電子信息專升本 2010 年 12 月 5日5基于VHDL的八位全加器1. 設計背景和設計方案1.1設計背景全加器是數(shù)字電路中一種典型的集成電路功能元件,它在有關數(shù)值運算的系統(tǒng)中得到廣泛的應用。就產(chǎn)品而言,對于各集成電路族,均有現(xiàn)成的雙全加器、四位全加器，可供使用,從而為使用全加器的邏輯設計提供了物質(zhì)基礎。它是一種由被加數(shù)、加數(shù)和來自低位的進位數(shù)三者相加的運算器，基本功能是實現(xiàn)二進制加法。進位傳送速度快，主要用于高速數(shù)字計算機、數(shù)據(jù)處理及

2、控制系統(tǒng)。與其它專用的中規(guī)模集成電路不同, 它同時具有多種重要的特性和功能，具有多種用途的潛力。1.2設計方案多位加法器的構成有兩種方式：并行進位和串行進位方式。并行進位加法器設有并行進位產(chǎn)生邏輯，運算速度快；串行進位方式是將全加器級聯(lián)構成多位加法器。通常，并行加法器比串行級聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會越來越大。4 位二進制并行加法器和串行級聯(lián)加法器占用幾乎相同的資源。這樣，多位數(shù)加法器由4 位二進制并行加法器級聯(lián)構成是較好的折中選擇。因此本文中的8 位加法器采用兩個4位二進制并行加法器級聯(lián)而成。 2. 方案實施2.1 并行四位

3、全加器2.1.1 源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 is port(c8: in std_logic; a8: in std_logic_vector(7 downto 0); b8: in std_logic_vector(7 downto 0); s8: out std_logic_vector(7 downto 0); co8:out std_logic);end entity adder8;architecture art of adder

4、8 is component adder4 is port(c: in std_logic; a: in std_logic_vector(3 downto 0); b: in std_logic_vector(3 downto 0); s: out std_logic_vector(3 downto 0); co: out std_logic); end component adder4; signal sc: std_logic;begin u1: adder4 port map(c8,a8(3 downto 0),b8(3 downto 0),s8(3 downto 0),sc); u2

5、: adder4 port map(sc,a8(7 downto 4),b8(7 downto 4),s8(7 downto 4),co8);end architecture art;2.1.2 波形仿真圖 高位運算必須要等低位進位來到后才能進行，并行四位全加器可以勝任高速運算。2.2利用元件例化生成八位并行全加器2.2.1   源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 is  port(c8: in std_log

6、ic;       a8: in std_logic_vector(7 downto 0);       b8: in std_logic_vector(7 downto 0);       s8: out std_logic_vector(7 downto 0);       co8: out std_logic);end entity adder8;architecture art of adder8 is   

7、component adder4 is     port(c: in std_logic;       a: in std_logic_vector(3 downto 0);       b: in std_logic_vector(3 downto 0);       s: out std_logic_vector(3 downto 0);       co: out std_logic);&#

8、160;  end component adder4;   signal sc: std_logic;begin  u1: adder4 port map(c8,a8(3 downto 0),b8(3 downto 0),s8(3 downto 0),sc);  u2: adder4 port map(sc,a8(7 downto 4),b8(7 downto 4),s8(7 downto 4),co8);end architecture art;2.2.2波形仿真圖 通過仿真結果看，輸出帶有部分毛刺，放大時序圖，可見毛刺部分會出現(xiàn)一個暫時的數(shù)據(jù)，引起該變化的原因是輸入數(shù)據(jù)沒有同時變化造成。加入一個鎖存器，毛刺應該能