電子設(shè)計(jì)自動化EDA緒論

1、電子設(shè)計(jì)自動化（EDA)課時(shí)：課時(shí)：2*15課時(shí)，課時(shí)，6課時(shí)的課外實(shí)驗(yàn)課時(shí)的課外實(shí)驗(yàn)考試：考試： 實(shí)驗(yàn)成績實(shí)驗(yàn)成績 30% （實(shí)驗(yàn)考試）（實(shí)驗(yàn)考試） 隨堂考試隨堂考試 70 （考查課）（考查課）實(shí)驗(yàn)部分實(shí)驗(yàn)部分:（提前準(zhǔn)備好實(shí)驗(yàn)報(bào)告本）（提前準(zhǔn)備好實(shí)驗(yàn)報(bào)告本） 6節(jié)小實(shí)驗(yàn)（節(jié)小實(shí)驗(yàn)（3次）次） 綜合實(shí)驗(yàn)（綜合實(shí)驗(yàn)（1周）記入平時(shí)成績周）記入平時(shí)成績實(shí)驗(yàn)課地點(diǎn)：主樓八樓東邊現(xiàn)代通信實(shí)驗(yàn)室實(shí)驗(yàn)課地點(diǎn)：主樓八樓東邊現(xiàn)代通信實(shí)驗(yàn)室周次星期日期節(jié)次班級10一31/101.2測控09-1一31/103.4測控09-211一7/111.2測控09-1一7/113.4測控09-212一14/111.2測控0

2、9-1一14/113.4測控09-217測控09-1測控09-2測控09-1.2實(shí)驗(yàn)時(shí)間安排VHDL設(shè)計(jì)技術(shù)參考書CPLD系列設(shè)計(jì)技術(shù)與入門：黃正謹(jǐn) 徐堅(jiān) 章小麗 熊明珍等 編著，電子科技大學(xué)出版社可編程邏輯器件原理、開發(fā)與應(yīng)用： 趙曙光等 編著，西安科技大學(xué)出版社VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)： 侯伯亨 顧新 編著，西安電子科技大學(xué)出版社VHDL程序設(shè)計(jì)： 曾繁泰 陳美金編著，清華大學(xué)出版社數(shù)字集成系統(tǒng)的結(jié)構(gòu)化設(shè)計(jì)與高層次綜合： 王志華 鄧仰東 編著，清華大學(xué)出版社VHDL應(yīng)用與開發(fā)實(shí)踐：甘 歷 編著，科技出版社 參參 考考 教教 材材 參參 考考 教教 材材 參參 考考 教教 材材

3、課程結(jié)構(gòu)安排：一：第1到第3章基礎(chǔ)知識：EDA發(fā)展流程，設(shè)計(jì)流程?；镜挠布Y(jié)構(gòu)二：第4章：軟件三：第5章是整個VHDL程序設(shè)計(jì)的語言要素和語句部分（核心內(nèi)容）四：軟件操作以及設(shè)計(jì)中的一些優(yōu)化問題。五：第6章，系統(tǒng)設(shè)計(jì)（綜合實(shí)驗(yàn)）。第一章 緒論主要內(nèi)容主要內(nèi)容1. EDA概念概念2.EDA發(fā)展歷程發(fā)展歷程3.EDA發(fā)展趨勢發(fā)展趨勢 常見英文縮寫解釋（按字母順序排列）常見英文縮寫解釋（按字母順序排列）ASIC: Application Specific Integrated Circuit. 專用專用ICCPLD: Complex Programmable Logic Device. 復(fù)雜可復(fù)雜

4、可編程邏輯器件編程邏輯器件EDA: Electronic Design Automation. 電子設(shè)計(jì)自動化電子設(shè)計(jì)自動化FPGA: Field Programmable Gate Array. 現(xiàn)場可編程現(xiàn)場可編程 門陣列門陣列GAL: Generic Array Logic. 通用陣列邏輯通用陣列邏輯HDL: Hardware Description Language. 硬件描述語言硬件描述語言 IP: Intelligent Property. 智能模塊智能模塊 PAL: Programmable Array Logic. 可編程陣列可編程陣列 邏輯邏輯 RTL: Register T

5、ransfer Level. 寄存器傳輸級寄存器傳輸級 （描述）（描述） SOC: System On a Chip. 片上系統(tǒng)片上系統(tǒng) SLIC: System Level IC. 系統(tǒng)級系統(tǒng)級IC VHDL: Very high speed integrated circuit Hardware Description Language. 超高速集成電路硬件描述語言超高速集成電路硬件描述語言主要內(nèi)容主要內(nèi)容1.實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷?shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷?.描述語言：硬件描述語言描述語言：硬件描述語言3.設(shè)計(jì)工具：軟件開發(fā)系統(tǒng)設(shè)計(jì)工具：軟件開發(fā)系統(tǒng)4.硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)

6、硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng) 1. 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?FPGA和和CPLD主要公司：主要公司：Xilinx，Altera，LatticeFPGA/CPLD顯著的優(yōu)點(diǎn)：顯著的優(yōu)點(diǎn)： 開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、開發(fā)周期短、投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快、市場適應(yīng)能力強(qiáng)、硬件修改升級方便。市場適應(yīng)能力強(qiáng)、硬件修改升級方便。 實(shí)驗(yàn)裝置實(shí)驗(yàn)裝置 三類器件的主要性能指標(biāo)比較三類器件的主要性能指標(biāo)比較2. 硬件描述語言硬件描述語言(HDL)VHDL：IEEE標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強(qiáng)。標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強(qiáng)。Verilog：IEEE標(biāo)準(zhǔn)，門級開關(guān)電路描述能力較強(qiáng)。標(biāo)準(zhǔn)，門

7、級開關(guān)電路描述能力較強(qiáng)。ABEL：系統(tǒng)級抽象描述能力差，適合于門級電路：系統(tǒng)級抽象描述能力差，適合于門級電路 描述。描述。3. 軟件開發(fā)工具軟件開發(fā)工具集成化的開發(fā)系統(tǒng)集成化的開發(fā)系統(tǒng)特定功能的開發(fā)軟件：綜合軟件特定功能的開發(fā)軟件：綜合軟件 仿真軟件仿真軟件集成化的開發(fā)系統(tǒng)集成化的開發(fā)系統(tǒng)Altera公司：公司： MAX+plus II、Quartus II系列系列Xilinx公司：公司： ISE、 Foundation、Aillance系列系列Lattice公司：公司：ispDesignEXPERT系列系列特定功能的開發(fā)軟件特定功能的開發(fā)軟件綜合類：綜合類： Synplicity公司的公司的

8、Synplify/ Synplify pro Synopsys公司的公司的FPGA Express、 FPGA compiler II Mentor公司的公司的LeonardoSpectrum仿真類：仿真類： Model Tech公司的公司的Modelsim Aldec公司的公司的Active HDL Cadence公司的公司的NC-Verilog、NC-VHDL、NC- SIM4.實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)EDA技術(shù)技術(shù) 狹義定義：以狹義定義：以大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷樵O(shè)為設(shè)計(jì)載體，以計(jì)載體，以硬件描述語言硬件描述語言為系統(tǒng)邏輯描述的主為系統(tǒng)邏輯描述的主要表達(dá)方式，以要表達(dá)方

9、式，以計(jì)算機(jī)計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈鳌⒋笠?guī)?？删幊踢壿嬈骷募拈_發(fā)軟件開發(fā)軟件及及實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自為設(shè)計(jì)工具，自動完成用軟件方式方式描述的電子系統(tǒng)到硬件動完成用軟件方式方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ贸滔螺d等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的新技術(shù)。集成芯片的一門多學(xué)科融合的新

10、技術(shù)。1.1 EDA技術(shù)及其發(fā)展EDA（Electronic Design Automation）EDA：是指以計(jì)算機(jī)為工作平臺，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技而研制成的電子CAD(Computer Aided Design)通用軟件包。功能：輔助IC(integrated circuit)設(shè)計(jì),電子電路設(shè)計(jì),PCB(Printed Circuit Board)設(shè)計(jì) EDA技術(shù)的發(fā)展技術(shù)的發(fā)展 七十年代為七十年代為CAD（Computer Aided Design計(jì)算機(jī)輔助設(shè)計(jì)算機(jī)輔助設(shè)計(jì)）階段計(jì)）階段 用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工畫圖。 八十年代為八十年代

11、為CAE（Computer Aided Engineering計(jì)算機(jī)輔計(jì)算機(jī)輔助工程）階段助工程）階段 支持電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，通過電路網(wǎng)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。 九十年代為九十年代為ESDA（Electronic System Design Automation電子系統(tǒng)設(shè)計(jì)自動化）階段階段1.EDA概念以及發(fā)展概念以及發(fā)展七十年代為七十年代為CAD（Computer Aided Design計(jì)算機(jī)輔助設(shè)計(jì)）階計(jì)算機(jī)輔助設(shè)計(jì)）階段段 用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工畫圖。 八

12、十年代為八十年代為CAE（Computer Aided Engineering計(jì)算機(jī)輔助工計(jì)算機(jī)輔助工程）階段程）階段 支持電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，通過電路網(wǎng)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。 九十年代為九十年代為ESDA（Electronic System Design Automation電子系統(tǒng)設(shè)計(jì)自動化）階段階段上節(jié)課內(nèi)容回顧：2. 可編程邏輯器件可編程邏輯器件 CPLD: Complex Programmable Logic Device. 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件 FPGA: Field

13、Programmable Gate Array. 現(xiàn)場現(xiàn)場可編程可編程 FPGA和和CPLD主要公司：主要公司：Xilinx，Altera，Lattice3.硬件描述語言硬件描述語言 VHDL: Very high speed integrated circuit Hardware Description Language. 超高速集成電路硬件描述語言超高速集成電路硬件描述語言 VHDL：IEEE標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強(qiáng)。標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強(qiáng)。 Verilog：IEEE標(biāo)準(zhǔn)，門級開關(guān)電路描述能力較強(qiáng)。標(biāo)準(zhǔn)，門級開關(guān)電路描述能力較強(qiáng)。4. 集成化的開發(fā)系統(tǒng)集成化的開發(fā)系統(tǒng)Altera

14、公司：公司： MAX+plus II、Quartus II系列系列ESDA技術(shù)的基本特征技術(shù)的基本特征 （1） 支持支持“自頂向下自頂向下”的設(shè)計(jì)方法的設(shè)計(jì)方法 （2）支持）支持ASIC (Application Specific Integrated Circuit)設(shè)設(shè)計(jì)計(jì) （3）采用硬件描述語言）采用硬件描述語言 （4）基于系統(tǒng)框架結(jié)構(gòu)）基于系統(tǒng)框架結(jié)構(gòu) 在我國所使用的工具中，在我國所使用的工具中， 最有代表性的設(shè)計(jì)工具最有代表性的設(shè)計(jì)工具是是Tango和早期的和早期的ORCAD。 它們的出現(xiàn)，它們的出現(xiàn)， 使得電子使得電子電路設(shè)計(jì)和印刷板布線工藝實(shí)現(xiàn)了自動化，電路設(shè)計(jì)和印刷板布線工藝實(shí)

15、現(xiàn)了自動化， 但還只能但還只能算自下而上的設(shè)計(jì)方法。算自下而上的設(shè)計(jì)方法。 隨著大規(guī)模專用集成電路的隨著大規(guī)模專用集成電路的開發(fā)和研制，開發(fā)和研制， 為了提高開發(fā)的效率和增加已有開發(fā)成為了提高開發(fā)的效率和增加已有開發(fā)成果的可繼承性，果的可繼承性， 以及縮短開發(fā)時(shí)間，以及縮短開發(fā)時(shí)間， 各種新興的各種新興的EDA工具開始出現(xiàn)，工具開始出現(xiàn)， 特別是硬件描述語言特別是硬件描述語言HDL（Hardware Description Language）的出現(xiàn)，）的出現(xiàn)， 特別是硬件描述語言特別是硬件描述語言HDL（Hardware Description Language）的出現(xiàn)，）的出現(xiàn)， 使得傳統(tǒng)的

16、硬件電路設(shè)計(jì)方法發(fā)使得傳統(tǒng)的硬件電路設(shè)計(jì)方法發(fā)生了巨大的變革，生了巨大的變革， 新興的新興的EDA設(shè)計(jì)方法采用了自上而設(shè)計(jì)方法采用了自上而下（下（Top Down）的設(shè)計(jì)方法。）的設(shè)計(jì)方法。 所謂自上而下的設(shè)計(jì)方法，所謂自上而下的設(shè)計(jì)方法， 就是從系統(tǒng)總體要求出就是從系統(tǒng)總體要求出發(fā)，發(fā)， 自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化， 最后完成系統(tǒng)最后完成系統(tǒng)硬件的整體設(shè)計(jì)。硬件的整體設(shè)計(jì)。 各公司的各公司的EDA工具基本上都支持兩種標(biāo)準(zhǔn)的工具基本上都支持兩種標(biāo)準(zhǔn)的HDL， 分別是分別是VHDL和和Verilog HDL。關(guān)于VHDL(06) Very high speed i

17、ntegrated Hardware Description Language (VHDL) 是IEEE、工業(yè)標(biāo)準(zhǔn)硬件描述語言 用語言的方式而非圖形等方式描述硬件電路 容易修改 容易保存 特別適合于設(shè)計(jì)的電路有： 復(fù)雜組合邏輯電路，如： 譯碼器、編碼器、加減法器、多路選擇器、地址譯碼器. 狀態(tài)機(jī) 等等.VHDL的功能和標(biāo)準(zhǔn)的功能和標(biāo)準(zhǔn) VHDL 描述 輸入端口 輸出端口 電路的行為和功能 VHDL有過兩個標(biāo)準(zhǔn)： IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993)概述： 用HDL語言表達(dá)設(shè)計(jì)意圖，

18、FPGA作為硬件載體，計(jì)算機(jī)為設(shè)計(jì)開發(fā)工具，EDA作為軟件開發(fā)環(huán)境的現(xiàn)代化電子設(shè)計(jì)方法簡介背景（二） 美國國防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計(jì)劃，其目標(biāo)之一是為下一代集成電路的生產(chǎn)，實(shí)現(xiàn)階段性的工藝極限以及完成10萬門級以上的設(shè)計(jì)，建立一項(xiàng)新的描述方法。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡稱為VHDL，這種語言的成就有兩個方面： 描述復(fù)雜的數(shù)字電路系統(tǒng) 成為國際的硬件描述語言標(biāo)準(zhǔn)VHDL的特點(diǎn)： 將一項(xiàng)工程設(shè)計(jì)或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路

19、模塊或一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。VHDL語言特色： VHDL語言中設(shè)計(jì)實(shí)體（design entity),程序包(pacage),設(shè)計(jì)庫，為設(shè)計(jì)人員重復(fù)利用別人的設(shè)計(jì)提供了技術(shù)手段。 重復(fù)利用他人的IP模塊和軟核（soft cove)是VHDL語言的特色。VHDL語言的優(yōu)點(diǎn)： 1.具有很強(qiáng)的行為描述能力。 2.支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。 3.可讀性好，易于修改和發(fā)現(xiàn)錯誤。 4.可以使用仿真器對VHDL源代碼進(jìn)行仿真。 5.允許設(shè)計(jì)者不依賴于器件。 6.實(shí)現(xiàn)了設(shè)計(jì)與工藝無關(guān)。 7.可移植性好。 8.上市時(shí)

20、間快，成本低。 9.ASIC移植。VHDL與計(jì)算機(jī)語言的區(qū)別 運(yùn)行的基礎(chǔ) 計(jì)算機(jī)語言是在CPURAM構(gòu)建的平臺上運(yùn)行 VHDL設(shè)計(jì)的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路 執(zhí)行方式 計(jì)算機(jī)語言基本上以串行的方式執(zhí)行 VHDL在總體上是以并行方式工作 驗(yàn)證方式 計(jì)算機(jī)語言主要關(guān)注于變量值的變化 VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系C、ASM.程序程序CPUCPU指令指令/ /數(shù)據(jù)代碼：數(shù)據(jù)代碼：010010 100010 1100010010 100010 1100軟件程序編譯器軟件程序編譯器 COMPILER編譯器和綜合功能比較編譯器和綜合功能比較VHDL/VERILOG.程序程序 硬件描述語言

21、硬件描述語言 綜合器綜合器 SYNTHESIZER SYNTHESIZER為為ASICASIC設(shè)計(jì)提供的設(shè)計(jì)提供的 電路網(wǎng)表文件電路網(wǎng)表文件（a）軟件語言設(shè)計(jì)目標(biāo)流程（b）硬件語言設(shè)計(jì)目標(biāo)流程HDL語言的種類 Candence公司的 Verilog HDL語言，于1995年成為IEEE標(biāo)準(zhǔn)，從C語言發(fā)展而來。 Menter Graghics公司的 BLM語言，從PASCAL語言發(fā)展而來，未成為IEEE標(biāo)準(zhǔn)。 Altera公司的 AHDL的語言，具有C語言風(fēng)格。 系統(tǒng)集成芯片成為IC設(shè)計(jì)的發(fā)展方向，這一發(fā)展趨勢表現(xiàn)在如下幾個方面： 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米超大規(guī)模集成

22、電路的集成度和工藝水平不斷提高，深亞微米(Deep-Submicron)(Deep-Submicron)工藝，如工藝，如0.18m0.18m，0.13m0.13m已經(jīng)走向成熟，已經(jīng)走向成熟，在一個芯片上完成的系統(tǒng)級的集成已成為可能。在一個芯片上完成的系統(tǒng)級的集成已成為可能。 市場對電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的市場對電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對系統(tǒng)的集成度不斷提出更高成本，減小系統(tǒng)的體積等，從而對系統(tǒng)的集成度不斷提出更高的要求。的要求。 高性能的高性能的EDAEDA工具得到長足的發(fā)展，其自動化和智能化程度工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。 計(jì)算機(jī)硬件平臺性能大幅度提高，為復(fù)雜的計(jì)算機(jī)硬件平臺性能大幅度提高，為復(fù)雜的SoCSoC設(shè)計(jì)提供了設(shè)計(jì)提供了物理基礎(chǔ)。物理基礎(chǔ)。EDA的發(fā)展趨勢的發(fā)展趨勢EDAEDA技術(shù)技術(shù)ASICAS