基于EDA的FIR濾波器設(shè)計(jì)

1、西華大學(xué)課程設(shè)計(jì)說(shuō)明書(shū) 1.EDA技術(shù)簡(jiǎn)介EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。20世紀(jì)90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)

2、行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或P

3、CB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成。現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。2.芯片介紹 2.1 CPLD的結(jié)構(gòu)和各部分模塊 Altera的MAX® II 系列CPLD是有史以來(lái)功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。隨著MAX IIZ的推出，有三種型號(hào)

4、產(chǎn)品都使用了同樣的創(chuàng)新CPLD體系結(jié)構(gòu)： MAX II CPLD； MAX IIG CPLD ； MAX IIZ CPLD ； 這一瞬時(shí)接通的非易失器件系列面向蜂窩手機(jī)設(shè)計(jì)等通用低密度邏輯應(yīng)用。不但具有傳統(tǒng)CPLD設(shè)計(jì)的低成本特性，MAX II CPLD還進(jìn)一步提高了高密度產(chǎn)品的功耗和成本優(yōu)勢(shì)，這樣，您可以使用MAX II CPLD來(lái)替代高功耗和高成本ASSP以及標(biāo)準(zhǔn)邏輯CPLD。 如下圖是CPLD的結(jié)構(gòu)原理圖：GCLRI/O控制模塊全局信號(hào)GENGCLK圖2.1 CPLD的結(jié)構(gòu)原理圖由圖2.1可以看出CPLD主要由3部分組成： PIA可編程連線陣列； LAB邏輯陣列塊； I/OE，I/O塊；

5、 PIA可編程連線陣列：PIA信號(hào) EEPROM 編輯單元到LAB圖2.2 PIA信號(hào)布線到LAB的方式不同的LAB通過(guò)在可編程連線陣列（PIA）上布線，以相互連接構(gòu)成所需的邏輯。 LAB邏輯陣列塊：共享擴(kuò)展項(xiàng)提供 的“與非”乘積項(xiàng)局部連線圖2.3 LAB結(jié)構(gòu)原理圖一個(gè)LAB由16個(gè)宏單元構(gòu)成。 I/O控制塊：TO PIA快速輸入至寄存器（宏單元中）來(lái)自宏單元6個(gè)全局輸入使能信號(hào)圖2.4 PIA與I/O口之間的連接結(jié)構(gòu)圖這個(gè)可以根據(jù)用戶的需要配置為輸入、輸出或雙向管腳，同時(shí)，全局信號(hào)也由I/OE提供。 2.2 MAX器件系列的高級(jí)特性 MAX II CPLD支持高級(jí)功能集成，以降低系

6、統(tǒng)設(shè)計(jì)成本。這一部分介紹MAX II CPLD的高級(jí)特性。 .低功耗： 十分之一的功耗(和前一代3.3V MAX器件相比)； 1.8V內(nèi)核電壓降低了功耗，提高可靠性； CPLD業(yè)界最低的待機(jī)規(guī)范，大大延長(zhǎng)了電池供電時(shí)間； 自動(dòng)啟動(dòng)/停止功能，CPLD不使用時(shí)關(guān)斷。 .低成本體系結(jié)構(gòu)： 以一半的價(jià)格實(shí)現(xiàn)四倍的密度(和前一代 MAX 器件相比)； 通過(guò)設(shè)計(jì)，減小了管芯面積，單位I/O引腳成本在業(yè)界是最低的。 .高性能： 支持高達(dá)300MHz的內(nèi)部時(shí)鐘頻率； 性能加倍(和3.3-V MAX器件相比 )。 .獨(dú)特的特性： 板上振蕩器和用戶閃存； 不需要分立振蕩器或者非易失存儲(chǔ)器，減少了芯片數(shù)

7、量。 .實(shí)時(shí)在系統(tǒng)可編程能力（ISP）： 器件工作時(shí)，可下載第二個(gè)設(shè)計(jì)； 降低了遠(yuǎn)程現(xiàn)場(chǎng)更新的成本。 .靈活的MultiVolt內(nèi)核： ； 減少了電源數(shù)量，簡(jiǎn)化了電路板設(shè)計(jì)。 .并行閃存加載程序宏功能： 提高了板上不兼容JTAG閃存的配置效率； 通過(guò)MAX II 器件實(shí)現(xiàn)JTAG命令，簡(jiǎn)化了電路板管理。 .I/O功能： MultiVolt I/O支持和1.5-V、1.8-V、2.5-V以及3.3-V邏輯電平器件的接口； 施密特觸發(fā)器、可編程擺率和可編程驅(qū)動(dòng)能力提高了信號(hào)完整性。 2.3 MAXCPLD的應(yīng)用 無(wú)論是在通訊，消費(fèi)電子，計(jì)算還是工業(yè)領(lǐng)域，MAX II CPLD都是進(jìn)行控制路徑應(yīng)用最

8、好的選擇，這些應(yīng)用都受成本和功耗預(yù)算的約束。MAX II器件提供更低的架構(gòu)、更低的功耗以及更高的密度，使之成為復(fù)雜控制應(yīng)用的最理想的解決方案，包括那些以前不可能采用CPLD的應(yīng)用。 成本減半 十分之一的功耗 兩倍的性能 四倍的密度 這些改進(jìn)使得設(shè)計(jì)者能夠在一個(gè)單一器件內(nèi)集成多個(gè)控制路徑應(yīng)用。3.方案比較方案一： 使用單片通用數(shù)字濾波器集成電路，這種電路使用簡(jiǎn)單，但是由于字長(zhǎng)和階數(shù)的規(guī)格較少，不易完全滿足實(shí)際需要。雖然可采用多片擴(kuò)展來(lái)滿足要求，但會(huì)增加體積和功耗，因而在實(shí)際應(yīng)用中受到限制。方案二： 使用DSP芯片，DSP芯片有專用的數(shù)字信號(hào)處理函數(shù)可調(diào)用，實(shí)現(xiàn)FIR濾波器相對(duì)簡(jiǎn)單，但是由于程序順

9、序執(zhí)行，速度受到限制。而且，就是同一公司的不同系統(tǒng)的DSP芯片，其編程指令也會(huì)有所不同，開(kāi)發(fā)周期較長(zhǎng)。方案三： 使用可編程邏輯器件：FPGA/CPLD。FPGA有著規(guī)整的內(nèi)部邏輯塊整列和豐富的連線資源，特別適合用于細(xì)粒度和高并行度結(jié)構(gòu)的FIR濾波器的實(shí)現(xiàn)，相對(duì)于串行運(yùn)算主導(dǎo)的通用DSP芯片來(lái)說(shuō)，并行性和可擴(kuò)展性都更好。FIR濾波器的主要組成模塊是乘累加單元(MAC)，如果按照直觀結(jié)構(gòu)構(gòu)造乘法器和系數(shù)寄存器來(lái)實(shí)現(xiàn)會(huì)占用大量的邏輯資源，顯然不可取。本設(shè)計(jì)采用基于分布式算法思想的方法來(lái)設(shè)計(jì)FIR濾波器，并在FPGA上實(shí)現(xiàn)。4.設(shè)計(jì)內(nèi)容 本次設(shè)計(jì)將利用FPGA實(shí)現(xiàn)n=5的FIR濾波器。隨著數(shù)字信號(hào)處理

10、（DSP）技術(shù)的發(fā)展，數(shù)字濾波器得到了越來(lái)越廣泛的應(yīng)用，數(shù)字濾波器有無(wú)限長(zhǎng)單位脈沖濾波器（IIR）和有限長(zhǎng)單位脈沖響應(yīng)濾波器（FIR）兩大類。FIR濾波器由于其固有的穩(wěn)定性以及容易實(shí)現(xiàn)線性相位特性等優(yōu)點(diǎn)，在通信、圖像傳輸?shù)缺姸囝I(lǐng)域得到了廣泛的應(yīng)用。對(duì)于N 階FIR 濾波器,單位脈沖響應(yīng)為h(n) ,輸入信號(hào)為x(n) ,濾波器的輸出: （1） 系統(tǒng)函數(shù): （2）由(1)式可知:計(jì)算出一個(gè)輸出值需要N 次乘法和N-1次加法,在要求高階濾波、高采樣率或兩者兼有的應(yīng)用中,所需要的運(yùn)算量將十分龐大。因此,如何快速有效地得到濾波輸出信號(hào),主要取決于濾波器的算法結(jié)構(gòu)和實(shí)現(xiàn)方法。濾波器可用直接型結(jié)構(gòu)、級(jí)聯(lián)型

11、結(jié)構(gòu)、頻率抽樣結(jié)構(gòu)和快速卷積型結(jié)構(gòu)等多種結(jié)構(gòu)實(shí)現(xiàn)。頻率抽樣結(jié)構(gòu)和快速卷積結(jié)構(gòu)中涉及復(fù)數(shù)運(yùn)算,計(jì)算復(fù)雜,不適合在可編程邏輯器件中實(shí)現(xiàn);級(jí)聯(lián)結(jié)構(gòu)雖然零點(diǎn)調(diào)整方便,但濾波器系數(shù)增加,乘法運(yùn)算量也相應(yīng)增加。由式(1)可知, n時(shí)刻的輸出y(n)僅與n時(shí)刻的輸入以及過(guò)去N-1個(gè)輸入值有關(guān)。因此可以直接畫(huà)出其網(wǎng)絡(luò)結(jié)構(gòu),如圖3.1所示,這種結(jié)構(gòu)稱為直接型或橫向結(jié)構(gòu)。圖3.1 直接型FIR濾波器橫向結(jié)構(gòu)圖在橫向結(jié)構(gòu)中,濾波器系數(shù)等于濾波器的單位脈沖響應(yīng),對(duì)于線性相位濾波器,其單位脈沖響應(yīng)具有奇對(duì)稱或偶對(duì)稱特性，即: （3）不失一般性，令h(n)=h(N-1-n),且N為偶數(shù)時(shí)，則式（1）可化為： （4）此時(shí)系

12、統(tǒng)為： （5）濾波器的網(wǎng)絡(luò)結(jié)構(gòu)見(jiàn)圖3.2：圖3.2 線性相位濾波器的網(wǎng)絡(luò)結(jié)構(gòu)圖 為了書(shū)寫(xiě)方便，令： （6） 則： （7）式(7)計(jì)算y( n)需要N/2次乘法,N+2次加法。由于完成一次乘法所需時(shí)間遠(yuǎn)大于一次加法所需時(shí)間, 因此總運(yùn)算量由乘法運(yùn)算次數(shù)表示, 則式(7)的運(yùn)算量只有式(1)運(yùn)算量的50% ,結(jié)構(gòu)一樣簡(jiǎn)單明了,系數(shù)調(diào)整方便。(1) 控制模塊根據(jù)圖3.3的結(jié)構(gòu),要求控制器有接收復(fù)位信號(hào)、產(chǎn)生移位脈沖、產(chǎn)生運(yùn)算控制時(shí)鐘等功能。因此只需設(shè)計(jì)一個(gè)計(jì)數(shù)器就可用來(lái)控制時(shí)序關(guān)系。N階W位FIR濾波器,完成一次序列運(yùn)算需要經(jīng)過(guò)W個(gè)運(yùn)算控制時(shí)鐘脈沖,1個(gè)移數(shù)時(shí)鐘脈沖,總共需要W+1個(gè)時(shí)鐘脈沖周期,故

13、設(shè)計(jì)一個(gè)W+1進(jìn)制計(jì)數(shù)器即可滿足要求。圖3.3 CPLD實(shí)現(xiàn)FIR數(shù)字濾波器的結(jié)構(gòu)框圖(2) 移數(shù)寄存器由W個(gè)并行寄存器組構(gòu)成,每個(gè)寄存器組有N個(gè)單元,用于存放x(n)、x(n-1) 等輸入數(shù)據(jù),供位選乘法器調(diào)用。在一次運(yùn)算結(jié)束后,原來(lái)存放x(n-N+1)的寄存器存入x(n-N+2)數(shù)據(jù),依次類推,即相當(dāng)于輸入數(shù)據(jù)x向前移了一個(gè)數(shù)。(3) 位選1*W乘法器當(dāng)運(yùn)算控制時(shí)鐘信號(hào)到來(lái)時(shí),數(shù)據(jù)h(n)的相應(yīng)位與x(n)相乘,并把結(jié)果送入加法樹(shù)。(4) 加法樹(shù)加法樹(shù)是多個(gè)數(shù)據(jù)同時(shí)相加的一種結(jié)構(gòu),即把所有加數(shù)兩個(gè)一組分別進(jìn)行相加,各組同時(shí)進(jìn)行,然后把所有和兩個(gè)一組相加,直至剩下一個(gè)數(shù),即為所求和。這種把并

14、行加法結(jié)構(gòu)轉(zhuǎn)換成串并結(jié)合的結(jié)構(gòu)完成加法運(yùn)算,可以節(jié)省許多資源,而對(duì)速度影響并不大。(5) 移位累加把加法樹(shù)的結(jié)果進(jìn)行累加移位,完成運(yùn)算。5.CPLD/FPGA最小系統(tǒng)電路圖 5.1 電源模塊 +5V電源輸入模塊 如圖4.1所示，USB電源輸入電源為+5V，L1為濾波電感，D1為發(fā)光二極管，當(dāng)電源正常工作時(shí)發(fā)光二極管亮，起電源指示作用。電源+5V接地之間加0.1uF的電容濾波，使電源更加穩(wěn)定，紋波更小。圖4.1 USB電源輸入模塊原理圖 +3.3V電源轉(zhuǎn)換模塊 如圖4.2所示，USB輸入的+5V電壓轉(zhuǎn)換成支持CPLD工作的+3.3V電壓，通過(guò)一個(gè)LM1117芯片將+5V轉(zhuǎn)換成+3.3V電壓。LM

15、1117是一個(gè)低壓差電壓調(diào)節(jié)器系列。其壓差在1.2V輸出，負(fù)載電流為800mA時(shí)為1.2V。它與國(guó)家半導(dǎo)體的工業(yè)標(biāo)準(zhǔn)器件LM317有相同的管腳排列。LM1117有可調(diào)電壓的版本，通過(guò)2個(gè)外部電阻可實(shí)現(xiàn)1.2513.8V輸出電壓范圍。另外還有5個(gè)固定電壓輸出（1.8V、2.5V、2.85V、3.3V和5V）的型號(hào)，此處選用3.3V輸出的型號(hào)。 LM1117提供電流限制和熱保護(hù)。電路包含1個(gè)齊納調(diào)節(jié)的帶隙參考電壓以確保輸出電壓的精度在±1%以內(nèi)。LM1117系列具有LLP、TO-263、SOT-223、TO-220和TO-252 D-PAK封裝。輸出端需要一個(gè)至少10uF的鉭電容來(lái)改善瞬

16、態(tài)響應(yīng)和穩(wěn)定性。特性提供1.8V、2.5V、2.85V、3.3V、5V和可調(diào)電壓的型號(hào)節(jié)省空間的SOT-223和LLP封裝電流限制和熱保護(hù)功能，輸出電流可達(dá)800mA，線性調(diào)整率：0.2% (Max)，負(fù)載調(diào)整率：0.4%(Max)，溫度范圍：LM1117：0125，LM1117I：-40125。LM1117還可應(yīng)用于2.85V模塊可用于SCSI-2有源終端、開(kāi)關(guān)DC/DC轉(zhuǎn)換器的主調(diào)壓器、高效線性調(diào)整器、電池充電器、電池供電裝置。二極管D3的功能為防止電流倒流燒壞芯片，C5、C6、C7為電壓源接地之間的電容，起濾波作用。圖4.2+5V電壓轉(zhuǎn)換成+3.3V電壓的電路圖5.2 CPLD EPM7

17、064 CPLD具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用CPLD器件。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 本實(shí)驗(yàn)中用到選擇的芯片為EPM7064,有44個(gè)管腳。由于本次設(shè)計(jì)中用不到很多輸入輸出管腳，所以選擇EPM7064。管腳26為數(shù)碼管電壓輸出端。管腳2334為七段顯示輸出端。

18、37腳位晶振時(shí)鐘輸入腳。管腳26、1、32、7為JTAG下載端。管腳3544為按鍵輸入端。先通過(guò)JTAG下載程序到芯片EPM7064,在由按鍵輸入信號(hào)到EPM7064,經(jīng)處理后在從個(gè)輸出端輸出顯示控制。CPLD EPM7064的電路原理圖如圖4.3所示：圖4.3 CPLD EPM7064電路原理圖 5.3 下載電路 本次實(shí)驗(yàn)采用JTAG模式下載，JTAG原理：JTAG的工作原理可以歸結(jié)為在器件內(nèi)部定義一個(gè)TAP(Test Access Port，測(cè)試訪問(wèn)口)，通過(guò)專用的JTAG測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試和調(diào)試。 邊界掃描(Boundary-Scan)技術(shù)的基本思想是在靠近芯片的輸入/輸出引腳上

19、增加一個(gè)移位寄存器單元，也就是邊界掃描寄存器(Boundary-Scan Register)。當(dāng)芯片處于調(diào)試狀態(tài)時(shí)，邊界掃描寄存器可以將芯片和外圍的輸入/輸出隔離開(kāi)來(lái)。通過(guò)邊界掃描寄存器單元，可以實(shí)現(xiàn)對(duì)芯片輸入/輸出信號(hào)的觀察和控制。對(duì)于芯片的輸入引腳，可以通過(guò)與之相連的邊界掃描寄存器單元把信號(hào)(數(shù)據(jù))加載到該引腳中去；對(duì)于芯片的輸出引腳，也可以通過(guò)與之相連的邊界掃描寄存 器“捕獲”該引腳上的輸出信號(hào)。在正常的運(yùn)行狀態(tài)下，邊界掃描寄存器對(duì)芯片來(lái)說(shuō)是透明的，所以正常的運(yùn)行不會(huì)受到任何影響。這樣，邊界掃描寄存器提供了一 種便捷的方式用于觀測(cè)和控制所需調(diào)試的芯片。另外，芯片輸入/輸出引腳上的邊界掃描

20、(移位)寄存器單元可以相互連接起來(lái)，任芯片的周圍形成一個(gè)邊界掃描鏈 (Boundary-Scan Chain)。邊界掃描鏈可以串行地輸入和輸出，通過(guò)相應(yīng)的時(shí)鐘信號(hào)和控制信號(hào)，就可以方便地觀察和控制處在調(diào)試狀態(tài)下的芯片。邊界掃描的優(yōu)點(diǎn)：通過(guò)提供對(duì)掃描鏈I/O的訪問(wèn)，可以消除或極大地消除對(duì)電路板上物理測(cè)試點(diǎn)的需要，這就會(huì)顯著節(jié)約成本，因?yàn)殡娐钒宀季指?jiǎn)單、測(cè)試夾具更廉價(jià)、電路中的測(cè)試系統(tǒng)耗時(shí)更少、標(biāo)準(zhǔn)接口的使用增加和上市時(shí)間更快。除了可以進(jìn)行電路板測(cè)試之外，邊界掃描允許在PCB貼片之后，在電路板上對(duì)幾乎所有類型的CPLD和閃存進(jìn)行編程，無(wú)論尺寸或封裝類型如何。在系統(tǒng)編程可通過(guò)降低處理、簡(jiǎn)化庫(kù)存管理

21、和在電路板生產(chǎn)線上集成編程步驟來(lái)節(jié)約成本并提高產(chǎn)量。其中，JTAG下載模式的原理圖如圖4.4：圖4.4 JTAG下載模式的電路原理圖6.編程實(shí)現(xiàn)源程序如下：/*設(shè)計(jì)目的：FIR 11階數(shù)字濾波器*濾波器參數(shù)：采樣頻率 8KHz，通帶截止頻率 3.4K Hz，阻帶衰減約為10dB；* 輸入，輸出數(shù)據(jù)寬度都為8位*/module fir(clk,x,y);/定義X為8位輸入，Y為濾波輸出input7:0 x;input clk;output15:0 y;reg15:0 y;/* tap【10：0】 分別存儲(chǔ)X【10：0】 的中間數(shù) */reg7:0 tap0,tap1,tap2,tap3,tap4

22、,tap5,tap6,tap7,tap8,tap9,tap10;/*t0=x(0)+x(10);t1=x(1)+x(9),t2=x(2)+x(8),t3=x(3)+x(7),t4=x(4)+x(6),t5=x(5)*/reg7:0 t0,t1,t2,t3,t4,t5;.reg15:0 sum;/*sum = 128*t(n)*h(n)+ */always(posedge clk) begint0<=tap5; t1<=tap4+tap6; t2<=tap3+tap7; t3<=tap2+tap8; t4<=tap1+tap9;t5<=tap0+tap10；

23、sum<=(t1<<4)+t17,t17:1+t17,t17,t17:2+t17,t17,t17,t17:3-(t2<<3)-(t2<<2)+t2-t27,t27,t27:2+(t3<<2)+t3+t37,t37,t37:2+t37,t37,t37,t37,t37:4+t37,t37,t37,t37,t37,t37:5-t4-t47,t47:1-t47,t47,t47,t47:3+t57,t57:1-t57,t57,t57,t57,t57,t57:5+(t0<<7)-(t0<<2)<<2)-(t0<

24、<2)+t07,t07:1+t07,t07,t07:2+t07,t07,t07,t07,t07:4;/*頭系數(shù)分別為h(0)=0.0036,h(1)=-0.0127,h(2)=0.0417,h(3)=-0.0878,h(4)=0.1318,16+0.5+0.25+0.125 = 16.8758+4-1+0.25 = 11.254+1+0.25+0.00625+0.03125 = 5.343751+0.5+0.125 = 1.6250.5-0.03125 = 0.46875 */tap10<=tap9; tap9<=tap8; tap8<=tap7; tap7<=t

25、ap6; tap6<=tap5; tap5<=tap4; tap4<=tap3; tap3<=tap2; tap2<=tap1; tap1<=tap0; tap0<=x;y<=sum15,sum15,sum15,sum15,sum15,sum15,sum15,sum15:7;/* 輸出數(shù)據(jù) y = sum/128 */ endendmodule7.仿真及調(diào)試 對(duì)于理論輸出和實(shí)際硬件的輸出結(jié)果分析如下： 理論值的計(jì)算公式： 其中本設(shè)計(jì)的FIR濾波器抽頭系數(shù)h(n)分別為： h(0)=h(10)=0.0036, h(1)=h(9)=-0.0127,

26、h(2)=h(8)=0.0417, h(3)=h(7)=-0.0878, h(4)=h(6)=0.1318, h(5)=0.8500 實(shí)際計(jì)算公式： 在本次設(shè)計(jì)中采用了SD編碼方式，如： 注：輸出的y值中，以補(bǔ)碼表示負(fù)數(shù)，如：65534為-1的補(bǔ)碼。 仿真圖形：當(dāng)輸入數(shù)據(jù)為50時(shí)，仿真輸出的值分別為：0（補(bǔ)碼65535），2，-4（補(bǔ)碼65531）6，42，6，-4（補(bǔ)碼65531），2，0（補(bǔ)碼65535）。仿真結(jié)果波形如圖7.1所示： 圖7.1 仿真結(jié)果波形圖 當(dāng)輸入x=50時(shí)，對(duì)于理論輸出和實(shí)際硬件的輸出結(jié)果分析如表7.1：理論輸出（Y）6553516553344346553316553

27、5實(shí)際輸出（y）65535265531642665531265535誤差n012212210表7.1 理論值與實(shí)際值的比較分析結(jié)果由表7.1得出實(shí)際仿真結(jié)果波形如圖7.2所示（負(fù)數(shù)以補(bǔ)碼形式給出）： 圖7.2 實(shí)際仿真波形圖當(dāng)輸入x =200時(shí)，對(duì)于理論輸出和實(shí)際硬件的輸出結(jié)果分析比較如表7.2：理論輸出（Y）655346553286551726170266551786553265534實(shí)際輸出（y）65535655301365516301743065516136553065535誤差n1251441521表7.2 理論值與實(shí)際值的比較分析結(jié)果 由表7.2得出實(shí)際仿真結(jié)果波形圖如圖7.3所示（負(fù)數(shù)以補(bǔ)碼形式給出）：圖7.