4位全加器實(shí)驗(yàn)報(bào)告

1、四位全加器11微電子黃躍 21【實(shí)驗(yàn)?zāi)康摹坎捎胢odelsim集成開發(fā)環(huán)境，利用verilog 硬件描述語言中行為描述模 式、結(jié)構(gòu)描述模式或數(shù)據(jù)流描述模式設(shè)計(jì)四位進(jìn)位加法器?！緦?shí)驗(yàn)內(nèi)容】加法器是數(shù)字系統(tǒng)中的基本邏輯器件。多位加法器的構(gòu)成有兩種方式：并行 進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯， 運(yùn)算速度快；用 行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級(jí)聯(lián)加法 器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器 的資源占用差距也會(huì)越來越大。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器，它能解決二進(jìn)制中1+ 1= 10的功 能（當(dāng)然還有0+0、0+

2、 1、1 + 0）.【實(shí)驗(yàn)原理】全加器除本位兩個(gè)數(shù)相加外，還要加上從低位來的進(jìn)位數(shù)，稱為全加器。圖 4為全 加器的方框圖。圖5全加器原理圖。被加數(shù)A、加數(shù)B從低位向本位進(jìn)位C-1作 為電路的輸入，全加和 S與向高位的進(jìn)位C作為電路的輸出。能實(shí)現(xiàn)全加運(yùn)算 功能的電路稱為全加電路。全加器的邏輯功能真值表如表2中所列。信號(hào)輸入端信號(hào)輸出端ABCSiC0000000110010100110110010101011100111111Bi（加效）MH仇miT表2全加器邏輯功能真值表圖5全加器原理圖圖9四位全加器原理圖圖4全加器方框圖多位全加器連接可以是逐位進(jìn)位，也可以是超前進(jìn)位。逐位進(jìn)位也稱用行進(jìn)位，其邏

3、輯電路簡(jiǎn)單，但速度也較低四位全加器如圖9所示，四位全加器是由半加器和一位全加器組建而成:【實(shí)驗(yàn)步驟建立新工程項(xiàng)目:打開modelsim軟件，進(jìn)入集成開發(fā)環(huán)境，點(diǎn)擊 File -New project建立f 亦忡向高位雄*至加和）qq-彼加威J口"爆位向本位進(jìn)位:義力盯:4 |,|QJQ個(gè)工程項(xiàng)目adder_4bit。建立文本編輯文件：點(diǎn)擊File - New在該項(xiàng)目下新建Verilog源程序文件并且輸入源程序。(2)編譯和仿真工程項(xiàng)目：在verilog 主頁面下，選擇Compile Compile All或點(diǎn)擊工具欄上的按鈕 啟動(dòng)編譯，直到project出現(xiàn)status欄全勾，即可進(jìn)

4、行仿真。選擇simulate - start simulate 或點(diǎn)擊工具欄上的按鈕開始仿真，在跳出 來的start simulate框中選擇 work-test adder 4bit 測(cè)試模塊，同時(shí)撤銷Enable Optimisim前的勾，之后選擇ok。在sim-default 框內(nèi)右擊選擇test_adder_4bit ,選擇 Add Wave然后選擇 simulate-run-runall,觀察波形，得出結(jié)論，仿真結(jié)束。四位全加器1、原理圖設(shè)計(jì)如圖9所示，四位全加器是由半加器和一位全加器組建而成:圖9四位全加器原理圖【仿真和測(cè)試結(jié)果】下圖為四位全加器的仿真圖:圖10仿真圖【程序源代碼】

5、1位全加器程序代碼如下：module f_adder(a,b,cin,sum,cout);output sum,cout;input a,b,cin;wire s1,c1,c2;xor(s1,a,b);and(c1,a,b);or(sum,s1,cin);and(c2,s1,cin);xor (cout,c2,c1);endmodule四位全加器程序代碼如下：module adder_4bit(s,co,a,b,ci);output3:0 s;output co;input3:0 a,b;input ci;wire ci1,ci2,ci3;f_adder f0(a0,b0,ci,s0,ci1)

6、;f_adder f1(a1,b1,ci1,s1,ci2);f_adder f2(a2,b2,ci2,s2,ci3);f_adder f3(a3,b3,ci3,s3,co);Endmodule四位全加器測(cè)試程序代碼如下：module test_adder_4bit;reg 3:0 AyB; 一reg CI;wire 3:0 S;wire CO;adder_4bit A1(S,CO,A,B,CI);initialbegin$monitor($time,"A=%b,B=%b,CI=%b,CO=%b,S=%bn",A,B,CI,CO,S);endinitialbeginA=4'd0;B=4'd0; CI=1'B0;# 5 A=4'd3;B=4'd4;# 5 A=4'd2;B=4'd5;# 5 A=4'd9;B=4'd9;# 5 A=4'd10;B=4'd15;# 5 A=4'd10;B=4'd5;CI=1'b1;end endmodule【實(shí)驗(yàn)心得和體會(huì)】通過