基于TMS320C6701控制多片AD9852的接口電路的設(shè)計(jì)

1、基于基于 TMS320C6701TMS320C6701 控制多片控制多片 AD9852AD9852 的接口電路的設(shè)的接口電路的設(shè)計(jì)計(jì)摘要：摘要：提出了利用數(shù)字信號(hào)處理芯片 TMS320C6701 控制三片直接數(shù)字頻率合成器 AD9852 的接口電路設(shè)計(jì)方案，重點(diǎn)分析了使多片 AD9852 同步工作的關(guān)鍵技術(shù)。 ; mso-hansi-font-family: Times New Roman關(guān)鍵關(guān)鍵詞：詞：DDS AD9852 DSP TMS320C6701 同步直接數(shù)字頻率合成器（DDS）因具有頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可編程控制和全數(shù)字化結(jié)構(gòu)、便于集成等優(yōu)越性能，在雷達(dá)、通

2、信、電子對(duì)抗等電子系統(tǒng)中應(yīng)用越來(lái)越廣泛。目前，在相控陣?yán)走_(dá)和多路信號(hào)波形發(fā)生器等一些應(yīng)用場(chǎng)合，開始出現(xiàn)同時(shí)使用多片 DDS 芯片輸出多路同步信號(hào)波形的趨勢(shì)。筆者在三通道雷達(dá)中頻信號(hào)模擬器的設(shè)計(jì)中，使用數(shù)字信號(hào)處理芯片 TMS320C6701 對(duì)三片直接數(shù)字頻率合成器芯片 AD9852 同時(shí)進(jìn)行控制的接口電路，研究了對(duì)多片 AD9852 芯片輸出模擬信號(hào)實(shí)現(xiàn)相位同步的幾項(xiàng)關(guān)鍵技術(shù)。本文就這一接口電路作介紹。1 1 AD9852AD9852 和和 TMS320C6701TMS320C6701 簡(jiǎn)介簡(jiǎn)介該系統(tǒng)選用的直接頻率合成器是 AD 公司生產(chǎn)的 AD9852，它能產(chǎn)生頻率、相位、幅度可編程控制的

3、高穩(wěn)定的模擬信號(hào)。在最高系統(tǒng)時(shí)鐘 300MHz 時(shí)，輸出頻率的范圍可達(dá) DC-120MHz，精度可達(dá) 1.066Hz，頻率轉(zhuǎn)換速度可達(dá)每秒110 8 個(gè)頻率點(diǎn)；具有 14 位數(shù)控調(diào)相和 12 位數(shù)控調(diào)幅功能；具有相移鍵控（PSK）、掃頻功能（CHIRP）和頻移鍵控（FSK）功能。該系統(tǒng)選用的數(shù)字信號(hào)處理芯片（DSP）是 TI 公司生產(chǎn)的高速浮點(diǎn)TMS320C6701，其內(nèi)部 CPU 集成了 8 個(gè)并行功能單元，配有 32 個(gè) 32 位通用寄存器，它在 6ns 周期時(shí)間里最多可同時(shí)執(zhí)行 8 條 32 位指令，其運(yùn)算能力可達(dá) 1GFLOPS；存儲(chǔ)器尋址空間為 32 位，可尋址 8/16/32 位數(shù)

4、據(jù)；有 4 個(gè)自加載的DMA 傳輸通道。2 2 TMS320C6701TMS320C6701 與與 AD9852AD9852 接口電路接口電路TMS320C6701 是本系統(tǒng)的控制中心，其主要功能是將控制信號(hào)和信號(hào)波形參數(shù)發(fā)送到 AD9852 內(nèi)部相應(yīng)的控制寄存器，二者的接口電路原理框圖如圖 1 所示。對(duì) AD9852 內(nèi)部控制寄存器可以進(jìn)行并口或串口的讀寫操作。因?yàn)锳D9852 的串口傳輸速率最大僅為 10MHz，而并口傳輸速率可達(dá)高達(dá) 100MHz，為了提高 DSP 對(duì) AD9852 的控制速度，本系統(tǒng)采用了并行接口方式，三片 AD9852的 8 位數(shù)據(jù)總線同時(shí)占用 DSP 數(shù)據(jù)總線的 D

5、0D7 位，它們的 6 位地址總線同時(shí)點(diǎn)用 DSP 地址總線的 A2A7 位。由于 AD9852 器件沒(méi)有片選輸入信號(hào)。需要利用 DSP 的寫信號(hào)/AWR、片選信號(hào)/CE0 和高位地址數(shù)據(jù)線的第 A21A20 位，并由 EPLD 對(duì)其進(jìn)行譯碼要成 WRB NO.1、WRB NO.2 和 WRB NO.3 寫信號(hào)，分別控制三片 AD9852 器件的寫信號(hào) WRB，該寫信號(hào)負(fù)責(zé)把數(shù)據(jù)總線上的數(shù)據(jù)寫入到AD9852 的 I/O 緩沖寄存器中數(shù)據(jù)總線上數(shù)據(jù)寫入到 AD9852 的 I/O 緩沖寄存器中進(jìn)行緩存，這樣就實(shí)現(xiàn)了片選不同 AD9852 芯片目的。TMS320C6701 還控制 EPLD 產(chǎn)生

6、三片 AD9852 需要的復(fù)位信號(hào) RESET 和外部更新時(shí)鐘 EXT I/O UPDATECLK。為了使三片 AD9852 和 EPLD 之間系統(tǒng)時(shí)鐘同步，它們的外部參考時(shí)鐘 REFCLK 由同一個(gè) 50MHz 的溫補(bǔ)晶振提供。3 3 三片三片 AD9852AD9852 同步工作的關(guān)鍵技術(shù)同步工作的關(guān)鍵技術(shù)為了實(shí)現(xiàn)三片 AD9852 輸出信號(hào)波形相位同步，必須保證所有的 AD9852 芯片在同一個(gè)系統(tǒng)時(shí)鐘節(jié)拍下工作，每個(gè) AD9852 的系統(tǒng)時(shí)鐘之間的相位誤差應(yīng)該最大不超過(guò)一個(gè)周期。AD9852 內(nèi)部系統(tǒng)時(shí)鐘形成原理圖如圖 2 所示。AD9852 有關(guān)分或單端兩種參考時(shí)鐘形式，它們既可以直接

7、形成系統(tǒng)時(shí)鐘，又可以通過(guò)參考時(shí)鐘倍頻器倍頻后形成系統(tǒng)時(shí)鐘，選擇哪種參考時(shí)鐘和是否通過(guò)參考時(shí)鐘倍頻器倍頻可由用戶根據(jù)需要自行設(shè)置；異步的外部更新時(shí)鐘經(jīng)過(guò)邊沿檢測(cè)電路后與系統(tǒng)時(shí)鐘同步，形成上升沿，觸內(nèi)部控制寄存器更新內(nèi)容。從上述分析中可以看出，只有三處 AD9852 芯片參考時(shí)鐘同步，才能避免它們系統(tǒng)時(shí)鐘彼此之間不同步。下面介紹影響三片 AD9852 芯片同步工作的幾個(gè)關(guān)鍵信號(hào)。3.1 參考時(shí)鐘信號(hào)實(shí)現(xiàn)多片 AD9852 芯片同步的首要要求是每個(gè) AD9852 的輸入?yún)⒖紩r(shí)鐘之間必須有最小的相位差。本系統(tǒng)要求用一個(gè)時(shí)鐘信號(hào)源產(chǎn)生四路相干時(shí)鐘分別分配給 EPLD 和三片 AD9852，這給保證時(shí)鐘信

8、號(hào)的驅(qū)動(dòng)能力和信號(hào)完整性帶來(lái)了難度。本系統(tǒng)的解決辦法是將溫補(bǔ)晶振產(chǎn)生的信號(hào)首先傳送到一個(gè)零延遲時(shí)鐘驅(qū)動(dòng)芯片 CY2305 的輸入端，再由該芯片輸出四路同步時(shí)鐘信號(hào)，其中一路時(shí)鐘直接供給 EPLD，其它三路時(shí)鐘分別輸入給三個(gè) MAX9371 芯片，此芯片把輸入的單端 LVTTL 電平時(shí)鐘轉(zhuǎn)化成差分 LVPECL 電平時(shí)鐘后，再分別輸入給三片AD9852 芯片。為了使輸入到每個(gè) AD9852 的參考時(shí)鐘信號(hào)的延遲時(shí)間保持一致，需要采用蛇形差分對(duì)的走線方法精心布線，使參考時(shí)鐘 PCB 走線距離相同。本系統(tǒng) AD9852 的參考時(shí)鐘之所以采用差分輸入模式，是因?yàn)樗粌H可以抑制時(shí)鐘信號(hào)上的共模噪聲，而且

9、它還具有最小的率和更短的上升和下降時(shí)間（小于 1ns）。3.2 更新時(shí)鐘信號(hào)在對(duì) AD9852 進(jìn)行控制編程時(shí)，寫入 AD9852 的數(shù)據(jù)首先被緩存在內(nèi)部的I/O 緩沖寄存器中，不會(huì)影響到 AD9852 的工作狀態(tài)；只有當(dāng) AD9852 的更新時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，觸發(fā) I/O 緩沖寄存器把數(shù)據(jù)傳送給內(nèi)部控制寄存器以后才改變 AD9852 的工作狀態(tài)。更新時(shí)鐘信號(hào)的產(chǎn)生有兩種方式，一種是由AD9852 芯片內(nèi)部自動(dòng)地產(chǎn)生，用戶可以對(duì)更新時(shí)鐘的頻率進(jìn)行編程來(lái)產(chǎn)生固定周期的內(nèi)部更新時(shí)鐘；另一種是由用戶提供外部更新時(shí)鐘，此時(shí) AD9852 I/OUD 引腳為輸入引腳，由外部控制器提供信號(hào)。在同時(shí)定

10、改三片 AD9852 內(nèi)部的頻率和相痊控制寄存器的過(guò)程中，為了防止因數(shù)據(jù)建立和保持時(shí)間的原因而出現(xiàn)編程信息傳輸錯(cuò)亂，使 AD9852 的輸出信號(hào)失去同步，本系統(tǒng)使用由 EPLD 提供的同一個(gè)外部更新時(shí)鐘信號(hào)。若使用AD9852 內(nèi)部更新模式，盡管可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，但因?yàn)?AD9852 內(nèi)部時(shí)鐘頻率較高，會(huì)受到 AD8952 接口速率的限制，使 AD9852 的控制時(shí)序不易控制。對(duì)外部更新時(shí)鐘信號(hào)的 PCB 布線同參考時(shí)鐘的要求一樣，必須使它的上升沿同時(shí)到達(dá)每片 AD9852.3.3 復(fù)位信號(hào)該系統(tǒng)三片 AD9852 使用同一個(gè)復(fù)位信號(hào)，它在系統(tǒng)上電后和發(fā)送控制數(shù)據(jù)之間由 EPLD 產(chǎn)生，對(duì) A

11、D9852 的所有寄存器進(jìn)行初始化，使相位累加器的狀態(tài)被設(shè)置為初始零 相位，使三片 AD9852 輸出信號(hào)相位同步有個(gè)參考起始點(diǎn)；它也可以控制 AD9852 內(nèi)部的 14 位相位調(diào)整控制寄存器，根據(jù)實(shí)際需要使它們輸出的模擬信號(hào)之間保持一定相位差，它調(diào)整相位的精度可達(dá)到 0.022。3.4 參考時(shí)鐘信號(hào)倍頻輸出頻率較低的溫補(bǔ)晶振性價(jià)比較高，當(dāng)使用它產(chǎn)生參考時(shí)鐘信號(hào)時(shí)，需要使用 AD9852 片內(nèi)參考時(shí)鐘倍頻器的鎖相環(huán)電路，實(shí)現(xiàn) 420 倍頻后才成為系統(tǒng)時(shí)鐘信號(hào)，這使多片 AD9852 芯片同步工作的問(wèn)題變得復(fù)雜了，這是因?yàn)锳D9852 內(nèi)部的鎖相環(huán)工作有兩個(gè)狀態(tài)；鎖定狀態(tài)和獲得鎖定狀態(tài)。在鎖定狀態(tài)，系統(tǒng)時(shí)鐘信號(hào)和輸入的參考時(shí)鐘信號(hào)可以保持同步。但當(dāng)給 AD9852 發(fā)送控制指令時(shí)，其參考時(shí)鐘倍頻器工作后的一小段時(shí)間內(nèi)，鎖相環(huán)不能立刻鎖定，它工作在獲得鎖