數(shù)電數(shù)電課件周箭數(shù)3-2

1、集成電子技術(shù)基礎(chǔ)數(shù)字電子電路第二章集成邏輯門電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路前面介紹的各種基本邏輯功能電路，其內(nèi)部具體的電子電路是如何組成的？電路的工作原理又如何?本章討論實現(xiàn)各種基本邏輯功能的具體電子電路。它們的工作原理、使用時的注意事項等。集成電子技術(shù)基礎(chǔ)集成邏輯門電路3.2.1 半導(dǎo)體器件的開關(guān)特性和開關(guān)電路¢ 半導(dǎo)體二極管的開關(guān)特性和開關(guān)電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路+-+二極管兩端外加正反向（正反偏）電壓，二極管導(dǎo)截電止，相當(dāng)于開關(guān)斷合開。集成電子技術(shù)基礎(chǔ)集成邏輯門電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路ABL000010100111¢ 三極管的開關(guān)特性和開關(guān)電路

2、集成電子技術(shù)基礎(chǔ)集成邏輯門電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路在組成開關(guān)電路時，輸入驅(qū)動三極管飽和導(dǎo)電，或者使三極管截止。此時三極管起到一個開關(guān)的作用。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ MOSFET（場效應(yīng)管）的開關(guān)特性和開關(guān)電路VGSVT時,場效應(yīng)管導(dǎo)電，DS間溝道電阻很??；VGSVT時,場效應(yīng)管截止，DS間溝道電阻很大。集成電子技術(shù)基礎(chǔ)集成邏輯門電路輸入低電平0V，MOS管截止，漏源極間相當(dāng)于開關(guān)斷開，輸出為+VDD。輸入高電平+VDD，MOS管導(dǎo)電，漏源極間等效一只小電阻，輸出近似為0V。集成電子技術(shù)基礎(chǔ)集成邏輯門電路由于器件的電極間存在電容，還有下

3、一級的輸入電容，所以，開關(guān)電路的實際輸出波形將延遲輸入信號的變化，產(chǎn)生了延遲時間。集成電子技術(shù)基礎(chǔ)集成邏輯門電路3.2.2 集成門電路的性能要求無論簡單或復(fù)雜的數(shù)字邏輯電路、數(shù)字電子系統(tǒng)，都由一系列的邏輯門電路組成。因此，對各類邏輯功能的門電路就提出了相關(guān)的技術(shù)指標(biāo)要求，才能保證邏輯功能的實現(xiàn)和工作可靠性的要求。當(dāng)兩級或兩級以上的門電路連接時，前一級門電路（驅(qū)動門）的輸出，就是后一級門電路（負(fù)載門）的輸入。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 電壓傳輸特性門電路的輸出電壓與輸入電壓之間的關(guān)系。以具有反相功能的“非”門為例：當(dāng)輸入高電，輸出應(yīng)該處于低電之亦然。vIvL集成電子技術(shù)基礎(chǔ)集成邏

4、輯門電路vLvITTL門電路電壓傳輸特性CMOS門電路電壓傳輸特性集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 輸入和輸出邏輯電平¢ 開門電平 Von 和關(guān)門電平 VoffØ 關(guān)門電平Voff對應(yīng)于輸出高電平下限的輸入電平（也稱輸入低電平最大值）Ø 輸出高電平VOHØ 最小輸出高電平VOH(min)Ø 開門電平Von對應(yīng)于輸出低電平上限的輸入電平（也稱輸入高電平最小值）輸出低電平VOL(max)Ø 輸出低電平VOL輸入電平 vI 小于關(guān)門電輸入電平 vI 大于開門電，輸出高電平；，輸出低電平。集成電子技術(shù)基礎(chǔ)集成邏輯門電路Ø

5、最大各類門電路輸入電平和輸出電平比較集成電子技術(shù)基礎(chǔ)集成邏輯門電路種類電平VCMOS門電路（+5V電源）TTL門電路（+5V電源）（I2L門電路 EC+3V電源）L門電路（+5V電源）輸出電平VOH5.03.40.73.4VOL00.30.30.3輸入電平VIH2.01.40.71.4VIL1.50.80.30.8¢ 輸入信號噪聲容限大小工作正常時：vI 高電平，vL1低電平，vL 高電平。在門I和門II之間串入干擾信號（噪聲）情況集成電子技術(shù)基礎(chǔ)集成邏輯門電路低電平輸入時輸入信號噪聲容限：VOL1 +VNL < Voff 2VNL £ Voff 2 -VOL1 =

6、VIL max -VOL max高電平輸入時輸入信號噪聲容限：VOH 1 -VNH > Von2VNH £ VOH1 -Von2= VOH min -VIH min集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 灌電流和拉電流負(fù)載一個邏輯門電路應(yīng)能驅(qū)動一定數(shù)量的負(fù)載門。負(fù)載門的個數(shù)稱為一個驅(qū)動門的扇出能力。扇出能力是衡量一個驅(qū)動門電路帶負(fù)載能力的重要指標(biāo)。集成電子技術(shù)基礎(chǔ)集成邏輯門電路灌電流負(fù)載連接拉電流負(fù)載連接集成電子技術(shù)基礎(chǔ)集成邏輯門電路對灌電流電路，當(dāng)負(fù)載門數(shù)增加時，IOL增大，VOL上升，當(dāng)升至VOLmax時刻的IOLmax稱灌入的最大電流。再增加負(fù)載門數(shù)時，將會破壞邏輯關(guān)

7、系。IOLmax也稱灌電流負(fù)載的最大能力。此時，驅(qū)動門能帶的負(fù)載門數(shù)（扇出系數(shù)）為= IOL maxnLIIL集成電子技術(shù)基礎(chǔ)集成邏輯門電路對拉電流電路，當(dāng)負(fù)載門數(shù)增加時，IOH 增大，VOH 下降，當(dāng)降至VOHmin 時刻的IOHmax稱拉出的最大電流。再增加負(fù)載門數(shù)時，將會破壞邏輯關(guān)系。IOHmax也稱拉電流負(fù)載的最大能力。此時，驅(qū)動門能帶的負(fù)載門數(shù)（扇出系數(shù)）為= IOH maxnHIIH集成電子技術(shù)基礎(chǔ)集成邏輯門電路TTL門電路的負(fù)載特性。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 傳輸延遲時間 tpd，+ tPLH= tPHLtpd2集成電子技術(shù)基礎(chǔ)集成邏輯門電路TTL門電路在輸入脈

8、沖信號的作用下，其輸出不能馬上響應(yīng)輸入變化需要一段時間的延遲，延遲時間越長，說明門的開關(guān)速度越低 。3.2.3 TTL系列集成門電路Transistor Transistor Logic¢ TTL門電路的電平標(biāo)準(zhǔn)v 電源電壓：+5Vv 低電平范圍（邏輯“0”）：0 + 0.4Vv 高電平范圍（邏輯“1”）：2.4 + 5V集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ TTL集成與非門電路的結(jié)構(gòu)和工作原理輸入級：T1，R1，D1D3， 實現(xiàn)“與”功能。中間級：以T2為，包括R3和T6有源泄放電路（開關(guān)速度），為輸出級提供兩個極性相反的驅(qū)動信號。輸出級：T3、T4組成的復(fù)合管和T5組成推拉

9、輸出級，以提高電路的帶負(fù)載能力。集成電子技術(shù)基礎(chǔ)集成邏輯門電路輸入低電平vIL0.3V。T1處于深飽和狀態(tài)，T2截止，VL = VCC - iB2R2 -VBE3-VBE4» 3.6VT 、T 截止，65T3、T4導(dǎo)電，輸出高電平。集成電子技術(shù)基礎(chǔ)集成邏輯門電路輸入高電平vIH3.6V。T1倒置，T2、T6、T5飽和導(dǎo)電， T3導(dǎo)電，T4截止，輸出低電平。V» 0.3VL集成電子技術(shù)基礎(chǔ)集成邏輯門電路實現(xiàn)的是“與非”邏輯功能。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ TTL與非門集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ TTL或非門集成電子技術(shù)基礎(chǔ)集成邏輯門電路

10、2; TTL集電極開路與非門（OC門）特點：電路中的外接負(fù)載上的電源VCC1可以比VCC高；當(dāng)T3管截止時，電路的輸出高電平將達(dá)VCC1值。集成電子技術(shù)基礎(chǔ)集成邏輯門電路v 集電極開路“與非”門的典型應(yīng)用Ø 驅(qū)動需高電壓的負(fù)載 。Ø 實現(xiàn)兩種邏輯電平轉(zhuǎn)換 。Ø 實現(xiàn)“線與”邏輯關(guān)系 。典型TTL與非門不能將幾個門輸出直接連接集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ TTL三態(tài)輸出門電路三態(tài)輸出是指：輸出低電平、輸出高電平和輸出高阻態(tài)L = AEN = 0EN = 1Ø 反相器輸出高電平，D1，D2截止；Ø 反相器輸出低電平，D1導(dǎo)通，c2 約

11、為1.0V； T3導(dǎo)通，T4截止。若A 為低，T2、T5 截止；若A為高，T2導(dǎo)通，T5截止。Ø 輸出高阻。集成電子技術(shù)基礎(chǔ)集成邏輯門電路v 三態(tài)門的真值表v 三態(tài)門典型應(yīng)用Ø 共享總線、數(shù)據(jù)分時傳送Ø 信號雙向傳輸集成電子技術(shù)基礎(chǔ)集成邏輯門電路EN數(shù)據(jù)A輸出L00101010高阻113.2.4 CMOS集成門電路¢ CMOS門電路的電平標(biāo)準(zhǔn)v 電源電壓VDD：+1.8V +18Vv 低電平范圍（邏輯“0”）：0 +1/3VDDv 高電平范圍（邏輯“1”）：2/3VDD VDDv CMOS門由PMOS管和NMOS管的互補型邏輯門電路。v 許多指標(biāo)比TTL

12、門優(yōu)越，是目前數(shù)字電路中的主品。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ CMOS反相器（非門）Ø 無論輸入I為高電平或是低電平，互補的兩為一導(dǎo)電、另一截止，使CMOS門電路在穩(wěn)態(tài)時的功耗極微，并實現(xiàn)了輸入和輸出之間的反相關(guān)系 。> VTN + | VTP |VDD當(dāng)=VDD高電：vGSN=VDD>VN管導(dǎo)電；vGSP=0<VTP，TP管截止；輸出低電平（邏輯“0”）。當(dāng)=0低電：vGSN=0<VN管截止；vGSP=VDD>|VTP|，TP管導(dǎo)電； 輸出高電平（邏輯“1”）。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ CMOS與非門、或非門CMOS 與

13、非門特點：TN1、TN2 串聯(lián)，TP1、TP2并聯(lián)集成電子技術(shù)基礎(chǔ)集成邏輯門電路輸入管子導(dǎo)電情況輸出ABTN1TN2TP1TP2L00offoffonon101offononoff110onoffoffon111ononoffoff0CMOS 或非門特點：TN1、TN2 并聯(lián)，TP1、TP2串聯(lián)集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ CMOS傳輸門在接通狀態(tài)下，具有很低的電阻； 在斷開狀態(tài)下，電阻很高。廣泛用于多路信號傳輸中的多路開關(guān)。電路特點是NMOS和PMOS管并聯(lián)而成。C和 C 為互補端；令C 和C 分別為VDD和0V，輸入電壓從0VDD變化。集成電子技術(shù)基礎(chǔ)集成邏輯門電路注意與三態(tài)

14、門的區(qū)別當(dāng)C = 0、C = VDDTN和TP都截止，輸入/輸出間為斷開（高阻）狀態(tài)。輸出電壓為0；C = VDD ,C = 0當(dāng)0 < vI < VDD-VTN 時，TN導(dǎo)電；| VTP |< vI< VDD時，TP導(dǎo)電；而在 | VTP |< vI< VDD -VTN時兩管同時導(dǎo)電。輸入/輸出間表現(xiàn)為導(dǎo)通（低阻）狀態(tài)，輸入信號傳遞到輸出。RLv=v» vR為傳輸門接通電阻oIIR+ RTGLTG集成電子技術(shù)基礎(chǔ)集成邏輯門電路v CMOS傳輸門的應(yīng)用ü 模擬信號連續(xù)傳輸（模擬開關(guān)）ü 信號雙向傳輸ü TG門組成雙刀雙

15、擲開關(guān)集成電子技術(shù)基礎(chǔ)集成邏輯門電路3.2.5 其它集成邏輯門電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 集成注入邏輯（I2L）門電路電路簡單、集成度很高，邏輯擺幅?。ǜ叩碗娖讲睿?。電路實際上是個反相器，T1基極電流由恒流管T1注入，T2實現(xiàn)反相輸出。當(dāng)A=0.7V高電平，T1飽和導(dǎo)通，T2集電極電流流向T1，T2截止，輸出為高電平。當(dāng)A=0.3V低電平， T1截止，T2集電極電流流向T2 ，T2飽和導(dǎo)通，輸出為低電平。集成電子技術(shù)基礎(chǔ)集成邏輯門電路當(dāng)T1管做成多集電極管時，電路的輸出就是：一個單輸入多反相輸出的反相器電路，方便實現(xiàn)各種復(fù)雜邏輯關(guān)系。多集電極I2L電路復(fù)雜邏輯關(guān)系I2L電路

16、集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 發(fā)射極耦合邏輯（ECL）門電路由于電路中的晶體管不工作在飽和區(qū)，只工作在放大和截止區(qū)，所以是各類門電路中速度最快的一種。但功耗大，邏輯電平低。ECL電路又稱CSL(電流開關(guān)型邏輯),電路結(jié)構(gòu)如同模擬電路中的差分電路。它有兩個互補的邏輯關(guān)系輸出： L1= A + B + CL2 = A + B + C集成電子技術(shù)基礎(chǔ)集成邏輯門電路假設(shè)輸入電平：低電平為1.6V（邏輯“0”），高電平為-0.8V（邏輯“1”）。集成電子技術(shù)基礎(chǔ)集成邏輯門電路輸 入管子導(dǎo)電情況輸出ABCT1T2T3T4L1L2000onoffoffoff10001offonoffoff01

17、010offoffonoff01011offononoff01100offoffoffon01101offonoffon01110offoffonon01111offononon013.2.6 使用門電路的注意事項和門電路參數(shù)比較¢ 多余輸入端的處理Ø TTL門，懸空相當(dāng)于高電平， 但會引入干擾信號。Ø CMOS門，懸空相當(dāng) 0V 電位，但由于CMOS輸入阻抗高，懸空會引起電荷積累，損壞CMOS管，故CMOS管嚴(yán)禁懸空。Ø 多余輸入端與其中一個有用端并聯(lián)使用。Ø “與非”門電路，應(yīng)把多余輸入端接正電源+V。Ø “或非”門電路，應(yīng)把多余

18、輸入端接地。Ø 根據(jù)需要，接不同的電阻。集成電子技術(shù)基礎(chǔ)集成邏輯門電路集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 電源的去耦濾波Ø 多片集成電路往往的一組穩(wěn)壓電源供電。電路中半導(dǎo)體器件的交替開關(guān)工作，將會產(chǎn)生脈沖尖峰電流；該電流在電源內(nèi)阻上產(chǎn)生壓降，使之各邏輯電平產(chǎn)生變化；影響其正常的邏輯關(guān)系，或出現(xiàn)邏輯錯誤。Ø 常用方法：每一集成電路的電源引腳端到地直接連接一只0.010.1f的電容器。集成電子技術(shù)基礎(chǔ)集成邏輯門電路¢ 接口電路v 驅(qū)動門與負(fù)載門的連接條件Ø 高低電平匹配。V OH(min)³ VIH(min)V OL(max)&#

19、163; VIL(max)Ø 負(fù)載能力匹配。I OH(max)³ NOH *I IH(max)I OL(max)³ NOL*I IL(max)Ø相源電壓下：CMOS門的電平特性優(yōu)于TTL門；CMOS門的負(fù)載特性劣于TTL門。集成電子技術(shù)基礎(chǔ)集成邏輯門電路各類集成門電路的比較對各類門的以下技術(shù)指標(biāo)應(yīng)有所了解：電路結(jié)構(gòu)，輸出高低電平，平均傳輸延遲時間，電源電壓，能力，功耗等。集成電子技術(shù)基礎(chǔ)集成邏輯門電路3.2.7 可編程邏輯器件PLDProgrammableLogic Device指邏輯關(guān)系不用固定的硬件（硬連接）來實現(xiàn)，而是利用某種電路，通過編程技術(shù)來實現(xiàn)各種邏輯關(guān)系，進(jìn)而進(jìn)行各種邏輯設(shè)計，達(dá)到硬件電路“軟化”