EDA-位加法計(jì)數(shù)器的設(shè)計(jì)方案

1、北京理工大學(xué)用程序輸入方法設(shè)計(jì)一個(gè) 16 位二進(jìn)制加法計(jì)數(shù)器學(xué) 院：機(jī)械 XXXXXXXX 學(xué)院專業(yè)班級：1010 機(jī)械電子工程 x x 班姓名：陳 XXXX學(xué) 號: 10XXXXXX10XXXXXX指導(dǎo)教師：XXXXXX 老師摘要11緒論22計(jì)數(shù)器的工作原理33設(shè)計(jì)原理44電路系統(tǒng)的功能仿真46個(gè)人小結(jié)17參考文獻(xiàn)18目錄摘要計(jì)數(shù)器是數(shù)字系統(tǒng)中使用較多的一種時(shí)序邏輯器件。計(jì)數(shù)器的基本功能是 統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)，即對脈沖實(shí)現(xiàn)計(jì)數(shù)操作。計(jì)數(shù)器也可以作為分頻、定 時(shí)、脈沖節(jié)拍產(chǎn)生器和脈沖序列產(chǎn)生器使用。計(jì)數(shù)器的種類很多，按構(gòu)成計(jì)數(shù) 器中的各觸發(fā)器是否使用一個(gè)時(shí)鐘脈沖源來分，可分為同步計(jì)數(shù)器和異步計(jì)

2、數(shù) 器；按進(jìn)位體制的不同，可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù) 器；按計(jì)數(shù)過程中數(shù)字增減趨勢的不同，可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和可 逆計(jì)數(shù)器；還有可預(yù)制數(shù)和可編計(jì)數(shù)器等等。本次課程設(shè)計(jì)將利用眾多集成電 路軟件軟件中的Quartus II軟件，使用VHDL語言編程完成論文用程序輸入方 法設(shè)計(jì)一個(gè)16位二進(jìn)制加法計(jì)數(shù)器，調(diào)試結(jié)果表明，所設(shè)計(jì)的計(jì)數(shù)器正確實(shí) 現(xiàn)了計(jì)數(shù)功能。關(guān)鍵詞：二進(jìn)制；加法計(jì)數(shù)器；VHDL語言1 緒論現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動化，即EDA(Electronic Design Automation)技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算 機(jī)，

3、在集成電路軟件平臺上，對以硬件描述語言HDL(Hardware DescriptionLanguage為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動完成邏輯編譯、化簡、 分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系 統(tǒng)功能?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空 航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教案部門廣泛使用。例如在飛機(jī)制 造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技 術(shù)。一般所指的EDA技術(shù)，主要針對電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA工具軟件

4、可大致可分為芯片設(shè)計(jì)輔助軟件、可編程芯片輔助設(shè)計(jì)軟 件、系統(tǒng)設(shè)計(jì)輔助軟件等三類。常用的EDA工具軟件平臺有：Matlab、Protel、Proteus、OrCAD以及我們學(xué)習(xí)的本次課程結(jié)課論文所用到的Quartus II等。而且EDA工具軟件平臺一般都有第三方軟件接口，以便于與其他軟件聯(lián)合 使用。本次課程結(jié)課論文在設(shè)計(jì)16位二進(jìn)制加法計(jì)數(shù)器時(shí)所用到的EDA軟件工 具平臺是Quartus II。Quartus II是Altera公司的綜合性PLD(可編程邏輯器 件 ) 開 發(fā) 軟 件 ，支 持 原 理 圖 、VHDL、VerilogHDL以 及AHDL(Altera Hardware Descr

5、iptionLanguage)等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及 仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II通 過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng) 用系統(tǒng)；支持Altera的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式 軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。本文將介紹在Quartus II平臺上利用VHDL語言來實(shí)現(xiàn)16位二進(jìn)制加法計(jì)數(shù)器的程序設(shè)計(jì)。2 計(jì)數(shù)器的工作原理計(jì)數(shù)器是數(shù)字系統(tǒng)中使用較多的一種時(shí)序邏輯器件。計(jì)數(shù)器的基本功能是 統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)，即對脈沖實(shí)現(xiàn)

6、計(jì)數(shù)操作。其工作原理可概述為：當(dāng)輸入 時(shí)鐘脈沖的一個(gè)上升沿（也可以是下降沿）來臨時(shí)，二進(jìn)制數(shù)據(jù)的低一位加1（或減1），并向高位進(jìn)1（或借1）。在沒有外部約束條件時(shí)，計(jì)數(shù)器可進(jìn)行 與其二進(jìn)制位數(shù)對應(yīng)的數(shù)值的相應(yīng)進(jìn)制的自循環(huán)計(jì)數(shù)，如位數(shù)為3的計(jì)數(shù)器可進(jìn)行8進(jìn)制的自循環(huán)加法或減法計(jì)數(shù)?？筛鶕?jù)需要來設(shè)置計(jì)數(shù)器的位數(shù)，并通過外部約束條件來人為設(shè)定計(jì)數(shù)器 的計(jì)數(shù)模數(shù)，來得到計(jì)數(shù)進(jìn)制符合需要的N進(jìn)制計(jì)數(shù)器。所謂N進(jìn)制計(jì)數(shù)器， 是指一個(gè)計(jì)數(shù)器的計(jì)數(shù)過程，在經(jīng)歷時(shí)鐘脈沖信號的個(gè)為N之后，二進(jìn)制數(shù)據(jù)又回到初始狀態(tài)的計(jì)數(shù)器。表2.1計(jì)數(shù)器的狀態(tài)表時(shí)鐘Q0Q1Qn-1Qn0000.000010001200103001

7、1I.2n-111102n111.11112n+1000.0000圖2.1計(jì)數(shù)器的狀態(tài)圖3 設(shè)計(jì)原理本論文所設(shè)計(jì)的16位二進(jìn)制加法計(jì)數(shù)器，其中16位計(jì)數(shù)器輸出Q15.0=0000000000000000,時(shí)鐘CLK的上升沿到來時(shí)，計(jì)數(shù)器處于預(yù)置工作 狀態(tài)，輸出Q15.0=D15.0，D15.0是16位并行數(shù)據(jù)輸入端，COUT是進(jìn)位 輸入端，當(dāng)UPDOWN=0（進(jìn)行加法操作）且輸出Q15.0=111111111111111時(shí)，COUT=1表示進(jìn)位輸出。4 電路系統(tǒng)的功能仿真1.編輯文件（1）啟動 Quartus雙擊桌面上的 Quartusn圖標(biāo)或單擊開始按扭，啟動Quartusn。其初始界面如圖

8、1 所示。圖 1 初始界面（2）編輯文件單擊標(biāo)題欄中的 FileTNew 對話框，如圖 2 所示。單擊 New 對話框的 Device Design Files 選項(xiàng)卡，選擇編譯文件的語言類型。這里選擇VHDL Files，選好后單擊【0K】按鈕，打開 VHDL 文本編輯器窗口，并在其中輸入圖3所示的程序，這是一個(gè)與門的VHDL 程序。 vhm.whtrCNT1 ISO PORT (CLK i IN 3IT;Q : BUFFER INTEGER RAMSE 65535 DOWNTO 0 ;EEtD:SARCHITECTURE bhv OF CNT XS口口 BEGIa PROCESS tCLJ

9、nIf CLK EVTNT A2-TD CLK -1l1TifEHQ ily W ttM“ fr斛吋門斗iwIDUcun. chJigG：tL& CAtiiis f?r ui jcL,ida tting-L fri th thaeavn-flinJ Cks.i gjunntE$ f LL 54 tt inih( (6 Ti i*墨畫屯昌i-tftull PsTMietcr Sttlann tnd Iht Dtfnll Ltfic Oplin Stt linttoqf ej. lb胡出fimct i 4iial i t khe Kr*viieL圖 2 輸入選擇對話框I知護(hù)is-hw ti

10、ils antreiuetin：圖 4 新建工程向?qū)г趫D 4 中，單擊【Next】按鈕，出現(xiàn)如圖 5 所示的工程基本設(shè)置對話框。New Project wizard：Directory N*me. Top-Level Entity (page 1 of 5.What rs the workjng dredory For this proiedt? IC: AJ s ersongYui/Desklop/E DAcntl S7What ts the rvajrie of this proiecPI&What E the rvame of the top臥科臥科 4eign 酬酬 t 妙妙

11、紬紬 thb project Thi$ name 占占 C4$ senlive and must exactly mafchIho aritty nwne in (he design frie.Uis Enstirig Picjecl Setting!1圖 5 工程基本設(shè)置和情況在最上面的輸入框中輸入工作庫文件夾的地址，本例的地址是C:User/GongYu/Desktop/EDA/cnt16，或者單擊該對話框最上一欄右側(cè)的【】按鈕，出現(xiàn)選擇文件夾的目錄。(2)將設(shè)計(jì)文件加入工程中單擊圖 7 中的【Next】按鈕，在彈出的對話框中，將與本工程有關(guān)的文件加入，有兩種方 法：一種是單擊右邊的【Ad

12、d All】按鈕，將設(shè)定工程目錄中的所有VHDL 文件加入到工程文件欄；另一種是單擊【Add】按鈕，從工程目錄中選出相關(guān)的VHDL 文件。圖 5 中間的輸入框就是該工程的名稱，一般可以用頂層文件的名稱作為工程名稱，本例的 頂層文件名是 cnt16。最下面的輸入框要求輸入頂層設(shè)計(jì)文件實(shí)體的名稱，本例頂層文件的 實(shí)體名稱是 cnt16。圖 5 就是完成后的效果。Hev Project Yizazd: Add Files Lpage 2 6Seieet theand Softwife sctifCfilesLb includei口ycur proj*ct. Cli ck Add All to tdd

13、 sll dtsigD. Fil曾Euid software Mot尊：li I E optivitgl to add. fglo-E h*v mQ4-EEhw1d霍14 fliasuontaintd in the projt?t Uiir葡ctoryor flits in which th? fil name i*EF ile n-ameType：Add.feKl V. vMML Filef Aii m j|鯽皿10 |If yourJFQJCt iwcludlPF libriu-i s ofCUEton functions specify (heir pathnajtes：113 er L

14、i braryPji Phnib晉I3址kFirdsti圖 8 加入設(shè)計(jì)文件(3)選擇仿真器和綜合器類型單擊圖 8 中的【Next】按鈕，這時(shí)彈出選擇仿真器和綜合器類型的窗口。如果選擇默認(rèn)的NONE，表示使用 Quartusn中自帶的仿真器和綜合器。在本例中都選默認(rèn)的NONE 選項(xiàng)。如圖 9 所示。圖 9EDA 工具設(shè)置(4)選擇目標(biāo)芯片單擊圖 9 中的【Next】按鈕，根據(jù)系統(tǒng)設(shè)計(jì)的實(shí)際需要選擇目標(biāo)芯片。首先在Family 欄選擇芯片系列，本例選擇ACEX20KE 系列。在此欄下方，詢問選擇目標(biāo)器件的方式，選No，表示允許編程器自動選擇該系列中的一個(gè)器件；單擊Yes 選項(xiàng)，表示手動選擇。如圖

15、10 所示。殲日Project Vizard： Device Fily pagft 4 of fiWki ch d.cvic fKumL do yau vizh to t ar gtI?Dd you WATi七to &.-1 gp 4i sp&cific金Te =廠IopI wifit la illew the Cefipiltr U cheeie丸d.iSickWestFinish舉消圖 10 器件模式本例采用手動選擇，單擊圖 10 中的【Next】按鈕，選擇此系列的具體芯片：EP20K30ETC144-1，如圖 11 所示。圖 11 目標(biāo)器件選擇單擊【Next】按鈕后，彈出

16、工程設(shè)置統(tǒng)計(jì)窗口，如圖12 所示。Pan al.同EK20KE（5）結(jié)束設(shè)置最后單擊圖 12 中的【Finish】按鈕，結(jié)束設(shè)置。在Quartusn主窗口的左側(cè)，如圖 13 所示。New Project fizard: Sumary page 6 af 6JX圖 12 摘要圖 13 工程管理窗口該圖是工程 ex1_v 的工程管理窗口（或稱 Compilation Hierarchy 窗口），主要顯示本工程工程 的層次結(jié)構(gòu)和各層次的實(shí)體名。3.目標(biāo)芯片的配置（1）選擇目標(biāo)芯片單擊標(biāo)題欄中的 Assignments 宀 Settings 菜單，在彈出的對話框中選Category 下的 Device

17、 選項(xiàng)，然后在右側(cè)選擇目標(biāo)芯片EP20K30ETC144-1 （此芯片已在建立工程時(shí)選定了）。也可在 Available devices 欄分別單擊 Package （圭寸裝形式）、Pin count （管腳數(shù)量）和 Speed（速度）來選定芯片。如圖14 所示。5rt+iitEff一 耽離圖 15 配置選項(xiàng)卡（3）選擇輸出配置單擊圖 15 中的 Programming Files 選項(xiàng)卡，可以選 Hexadecimal，即產(chǎn)生下載文件的同時(shí)， 產(chǎn)生十六進(jìn)制配置文件，Start （起始地址）設(shè)為 0，Count （計(jì)數(shù)）設(shè)為 Up （遞增方式）。如圖 16 所示。此文件可用于單片機(jī)與EPROM

18、 構(gòu)成的 FPGA 配置電路系統(tǒng)。CniegoipGeneidFite(Li箱i UbdamefDeviceT rrirq Requi&menflsbOptions *EDA Tool Scihng?Coii-tlFurpQE4i Fiivc VbLtrigaGeneralConfipir q.ti onErroron. CHEFrcigtrAnriig JiltisPin FlVniixed Iias_ fil* fornts t$Fair1 th noliipie ccnf farAticrk besri.f yci selftcl 廠jfflrge this Kx-bdaciiT

19、iftl (Ledal-Farniit)File (:.hax) intoin *iPJ20KEth中ptro呵mnie*denceIB1I：5VI_Cnfitab, Ih芒9uartu3 n software門自ym cnrLI3-en SHAM bjftcl Fila C iof) uido-i lh*rA.Farliid SRAM ObjAcl File C psef) ar包dcpeiLiiL n; pn the conFLcurable- levi ceare lorelLn;.Device 1 Pin Opt ions（1）編譯單擊標(biāo)題欄中的 Processing Start Co

20、mpilation 選項(xiàng)，啟動全程編譯。編譯包括對設(shè)計(jì)輸入 的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。如果工程文件中有錯(cuò) 誤，在下方的信息欄中會顯示出來?？呻p擊此條提示信息，在閃動的光標(biāo)處（或附近）仔細(xì)查找，改正后存盤，再次進(jìn)行編譯，直到?jīng)]有錯(cuò)誤為止。編譯成功的標(biāo)志是所有進(jìn)程都 完成，如圖18 所示。=也里moduleTiirfi Full Compilati on100 %00:00 0Analywiw & Synths si s100J(_ao：oo：o：Fitter100 %00:00

21、：cAssembler100 %00:00:0Timing Analyzer100 %00:00:0|i1)圖 18 編譯進(jìn)程信息(2)閱讀編譯報(bào)告編譯成功后可以看到編譯報(bào)告，如圖19 所示。左邊欄目是編譯處理信息目錄，右邊是編譯報(bào)告。這些信息也可以在Processing 菜單下的 Compilation Report 處見到。圖 19 編譯報(bào)告5.仿真仿真就是對設(shè)計(jì)工程進(jìn)行一項(xiàng)全面徹底的測試，以確保設(shè)計(jì)工程的功能和時(shí)序特性符 合設(shè)計(jì)要求，保證最后的硬件器件的功能與原設(shè)計(jì)相吻合。仿真可分為功能仿真和時(shí)序仿 真。功能仿真只測試設(shè)計(jì)工程的邏輯行為，而時(shí)序仿真不但測試邏輯行為，還測試器件在 最差條件

22、下的工作情況。(1)建立波形文件與 MAX+plusn仿真操作相同，仿真前必須建立波形文件。單擊File New 選項(xiàng)，打開文件選擇窗口。然后單擊 Other Files 選項(xiàng)卡，選擇其中的 Vector Waveform File 選項(xiàng)。如 圖 20所示。XDevice Desigji Files Software Files Othwt FilesWWL Inclad FilBlock Synbol FileChain De-scription File(.IntelFormat) FileMemory Ini ti ali zati on FileSipialTtp II FiltTel

23、 Script FileT皂xt FileVector Waveform FileOK Cute圖 20 新文件選擇(2)打開波形編輯器單擊圖 20 中的【OK】按鈕，即出現(xiàn)空白的波形編輯器，如圖21 所示。圖 21 波形編輯器為了使仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域上，單擊EditTEnd Time 選項(xiàng)，在彈出窗口中的 Time 輸入框鍵入 50,單位選 us,即整個(gè)仿真域的時(shí)間設(shè)定為50 微秒，如圖 22 所示。圖 22 仿真時(shí)間設(shè)置單擊【OK】按鈕。結(jié)束設(shè)置后，要將波形文件存盤。單擊FileTSave as 選項(xiàng)，將波形文件以文件名 ex1_v.vwf (默認(rèn)名)存入文件夾D:Desig

24、ns 中。(3)輸入信號節(jié)點(diǎn)單擊 ViewTUtility WindowsTNode Finder 選項(xiàng)，會打開一個(gè)對話框。在該對話框的設(shè)計(jì)工程的所有端口管腳名，如圖23 所示。Filter 空白欄中選 Pins： all，然后點(diǎn)擊【list】按鈕。在下方的 Nodes Found 窗口中會出現(xiàn)了設(shè)計(jì)工程的所有端口管腳名，如圖23 所示。Lwk |lexT_v|兩Include i*ubrMit.3Found.T加lfn-a.5.3i gnedInputVriAEEi fnvdInputOutput圖 23 管腳編輯用鼠標(biāo)將輸入端口節(jié)點(diǎn) A、B 和輸出信號節(jié)點(diǎn) C 逐個(gè)拖到波形編輯窗口，如圖2

25、4 所示。圖 24 波形編輯單擊圖 23 中的關(guān)閉按鈕，關(guān)閉 Node Finder窗口。(4)編輯輸入波形波形編輯器的按鈕操作方法與MAX+plusn相同。利用這些按鈕，分別給輸入管腳編輯波形，如圖 25 所示。Tuned：Filter：J2l設(shè)計(jì)工程的所有端口管腳名，如圖23 所示。圖 25 已編輯輸入波形(5)啟動仿真及閱讀仿真報(bào)告單擊標(biāo)題欄中的 ProcessingStart Simulation 選項(xiàng)，即可啟動仿真器。如圖26 所示。毋ex.l_*r Simulation Report爭岡Simtil ali btl ReportS iJBI，Bt i on far* sZU母母1苗

26、苗 Legal Ncti ce FlowSwimiury0 psjj 0 ”0 psFlo* Seitips40. 0HEn1-SimiilatiorWaneV*AB 0rLTLSi Bulat ion WaveformsBB QrL_TL場場1胡胡I肛肛 Uw*邸邸魯魯 K 扣扣 Sikul&l&r曲曲cB 0_n_j1 ni!圖 26 仿真結(jié)果從圖26中可以看出，本次設(shè)計(jì)與門的輸出 有著明顯的延時(shí)。單擊左側(cè)的欄目，能夠 打開仿真報(bào)告利用Quartus II軟件平臺的仿真功能來對所設(shè)計(jì)的電子線路系統(tǒng)進(jìn)行時(shí)序仿真，以檢測所設(shè)計(jì)的系統(tǒng)是否能夠?qū)崿F(xiàn)預(yù)期的功能，以便對源程序進(jìn)行修改。

27、完成整體電子線路系統(tǒng)的設(shè)計(jì)工作后，新建vwf仿真文件，對所設(shè)計(jì)的電子線路系統(tǒng)進(jìn)行功能仿真，檢測電子線路系統(tǒng)的正確性。圖4.1新建仿真文件示意圖fe AKilij.211.iroIt-kh0nL2LLTIh1-刃k0*31k011MK1：回 H 曲A Ml錚靂1(BIF* a應(yīng)應(yīng)XVW縣縣A三益価nsH|JPtoffta-樓cdiktUfInleihdp.QQ. 郭4Q. 0耐鬪.qfff9(1. g xriIQQ.p w23.125niJTur?rr Maata Time Rar圖4.2計(jì)數(shù)模數(shù)為10的功能仿真波形由蝕1血|血.M此血1屯屯際愉臨際愉臨皿幗幗 刑刑丁丁 血討血討血血血血血血En

28、iATth艸15 昨崢a,h!me is3.1乩IS uId) ).頤伽咂咂伽伽i呱唄n皿”n唄皿i伽皿*日liin Ml暑ii1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 111 11 1111 111 111 11 I1 11M1 1 1 11 11I 1| 1 |酋酋r,|I11Illi 1 i 1 I ih4L.Q111 1 111 1 1 1 11 1 1 11 11 1 11 111 1 1 1 11 1 1 11 11 1 11 1L1 11I11 1 1 1 1ii

29、 iiiiiiiiiiiiiiiii iiiiiiiiiiiiiiiiii1 1 1 1 11 11 1 1 11III1 1 111ii ii iiii i qII i1 i III斗|j lnt門門1：胭也引汁刖m邙汁們I ;o：sfnjmi|DdD：:i2）D. lsihffrl1 1 1 1 1 I1 i I 1 11 1 1 1 11 ii 11 1 1 IH 1 1 1 11 I 1 1 1 1 1 1I P - w1 1 1 1 1 1 1 1 1 1 1UC-1和1 11 1 11 11 1 1 1 1 111 11 1 1 1 1 11 11 11 1 111 1 11 11

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