夏宇聞Verilog教程邏輯部分

1、- 。in 7:0開關out7:0tt31 0215 3262 88 0215 32 00 00in7ControlSwitchout7CLOCKDQ7CLOCKin0ControlSwitchout0DQ0out7out0module regena (clock,ena,reset,R,Q);parameter n=8;input n-1:0 R;input clock, ena reset;output n-1:0 Q; always (posedge clock or negedge reset) if (!reset) Q=0; else if (ena) Q=R;endmodulee

2、naRclockD Q QresetR1enawclockD Q QresetQ1D QQ0R0load.outbuf7outbuf 7:0開bus7:0tt31 0215 3262 88 0215 32 ZZ ZZLinkBusSwitch關outbuf7 SelDataSel0Data0Sel1Data1Data outputAddressAm-1A1A0Am-2writereadData inputsel0sel1Sel2m-2 Sel2m-1地址譯碼器qdqdqdqdqdqdqdqdqdqdqdqdclock開關S1 開關S2組合邏輯組合邏輯寄存器1寄存器2寄存器3clock開關S5

3、寄存器Cqd開關S6開關S3 寄存器Bqd開關S4開關S1 寄存器Aqd開關S2組合邏輯輸出控制開關Sn in 7:0out 15:0in 7:0 8 d 31 8 d 202 16 d 93 16 d 606延時10nsSn開關out15:0ttt全局時鐘網絡觸發(fā)器緩沖器 觸發(fā)器1觸發(fā)器n圖1 全局時鐘網示意圖 圖2 平衡樹結構示意圖 由于組合邏輯和布線的延遲引起由于組合邏輯和布線的延遲引起abttcclockabc 組合邏輯和布線的延遲在組合邏輯中的疊加組合邏輯和布線的延遲在組合邏輯中的疊加ba#2#3#4cedba#2#3#4ced#1#1clockclock 10nsS2開關S1ttt

4、SnS3tttS4同步有限狀態(tài)機同步有限狀態(tài)機ena_2ena_3ena_1組合邏輯 1寄存器組組合邏輯 2寄存器組組合邏輯 3寄存器組組合邏輯 N寄存器組input_1 input_2input_n圖1 . 時鐘同步的狀態(tài)機結構 (Mealy 狀態(tài)機)下一狀態(tài)下一狀態(tài)的邏輯的邏輯 F F輸出邏輯輸出邏輯 G G狀態(tài)狀態(tài)寄存器寄存器 clk 輸入下一狀下一狀態(tài)的邏態(tài)的邏輯輯 F F輸出邏輯輸出邏輯 G G狀態(tài)狀態(tài)寄存器寄存器圖2. 時鐘同步的狀態(tài)機結構 (Moor狀態(tài)機)圖3 帶流水線輸出的Mealy 狀態(tài)機 輸出輸出邏輯邏輯 G G 狀態(tài)轉移圖表示狀態(tài)轉移圖表示RTLRTL級可綜合的級可綜合

5、的 Verilog Verilog 模塊表示模塊表示有限狀態(tài)機的圖形表示有限狀態(tài)機的圖形表示 圖形表示：狀態(tài)、轉移、條件和邏輯開關圖形表示：狀態(tài)、轉移、條件和邏輯開關圖3.4 狀態(tài)轉移圖Idle Start Stop Clear A/K1=0 !A A/K2=1 !Reset /K2=0 K1=0!Reset /K2=0 K1=0 （!Reset |!A ）/ K2=0 K1=1!Reset /K2=0 K1=0表示方法之一表示方法之一module fsm (Clock, Reset, A, K2, K1);module fsm (Clock, Reset, A, K2, K1);input

6、Clock, Reset, A; input Clock, Reset, A; /定義時鐘、復位和輸入信號定義時鐘、復位和輸入信號output K2, K1; output K2, K1; /定義輸出控制信號的端口定義輸出控制信號的端口reg K2, K1; reg K2, K1; /定義輸出控制信號的寄存器定義輸出控制信號的寄存器reg 1:0 state ; reg 1:0 state ; /定義狀態(tài)寄存器定義狀態(tài)寄存器parameter Idle = 2b00, Start = 2b01, parameter Idle = 2b00, Start = 2b01, Stop = 2b10,

7、 Clear = 2b11; Stop = 2b10, Clear = 2b11;/定義狀態(tài)變量參數值定義狀態(tài)變量參數值 always (posedge Clock)always (posedge Clock) if (!Reset) if (!Reset) begin begin /定義復位后的初始狀態(tài)和輸出值定義復位后的初始狀態(tài)和輸出值 state = Idle; K2=0; K1=0; state = Idle; K2=0; K1=0; end end表示方法之一（續(xù)）表示方法之一（續(xù)）elseelse case (state) case (state) Idle: begin Idle

8、: begin if (A) begin if (A) begin state = Start; state = Start; K1=0; K1=0; end end else state = Idle; else state = Idle; end end Start: begin Start: begin if (!A) state = Stop; if (!A) state = Stop; else state = Start; else state = Start; end end表示方法之一（續(xù)）表示方法之一（續(xù)） Stop: begin Stop: begin if (A) beg

9、in if (A) begin state = Clear; state = Clear; K2= 1; K2= 1; end end else state = Stop; else state = Stop; end end Clear: begin Clear: begin if (!A) begin if (!A) begin state = Idle; state = Idle; K2=0; K1=1; K2=0; K1=1; end end else state = Clear; else state = Clear; end end endcase endcaseendmodule

10、 endmodule 表示方法之二表示方法之二我們還可以用另一個我們還可以用另一個 Verilog HDLVerilog HDL模型來表示同一個有限狀態(tài)，模型來表示同一個有限狀態(tài)，見下例。（用可綜合的見下例。（用可綜合的VerilogVerilog模塊設計用獨熱碼表示狀態(tài)的狀態(tài)機）模塊設計用獨熱碼表示狀態(tài)的狀態(tài)機） module fsm (Clock, Reset, A, K2, K1);module fsm (Clock, Reset, A, K2, K1);input Clock, Reset, A;input Clock, Reset, A;output K2, K1;output K2

11、, K1;reg K2, K1;reg K2, K1;reg 3:0 state ;reg 3:0 state ;parameter Idle = 4b1000, parameter Idle = 4b1000, Start = 4b0100, Start = 4b0100, Stop = 4b0010, Stop = 4b0010, Clear = 4b0001; Clear = 4b0001; 表示方法之二（續(xù)）表示方法之二（續(xù)） always (posedge clock) always (posedge clock) if (!Reset) if (!Reset) begin begin state = Idle; K2=0; K1=0; state = Idle; K2=0; K1=0; end end else else case (state) case (state) Idle: if (A) begin Idle: if (A)