可編程器件原理結(jié)構(gòu)

1、第第6章章 可編程邏輯器件及開(kāi)發(fā)可編程邏輯器件及開(kāi)發(fā) 6.1 可編程邏輯器件概述 6.2 簡(jiǎn)單PLD原理6.3 CPLD6.4 FPGA 6.1 可編程邏輯器件概述 6.1.1可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程1標(biāo)準(zhǔn)邏輯器件標(biāo)準(zhǔn)邏輯器件標(biāo)準(zhǔn)邏輯器件是具有標(biāo)準(zhǔn)邏輯功能的通用SSI、MSI集成電路，例如TTL工藝的54/74系列和隨后發(fā)展起來(lái)的CMOS工藝的CD 4000系列中的各種基本邏輯門(mén)、觸發(fā)器、選擇器分配器、計(jì)數(shù)器、寄存器等。2專(zhuān)用集成電路(ASIC，Application Specific Integrated Circuit)按照制造過(guò)程ASIC分為： (1)全定制電路(

2、Fuall Custom Design IC)(2)半定制電路（Semi Custom Desig IC)(3)可編程邏輯器件PLD6.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC6.1 可編程邏輯器件概述 6.1.2 可編程邏輯器件分類(lèi)可編程邏輯器件分類(lèi)1按集成度分按集成度分(1)低密度可編程邏輯器件如PROM、PLA、PAL、GAL (2) 高密度可編程邏輯器件EPLD（Era

3、sable Programmable Logic Device，能擦寫(xiě)的可編程邏輯器件）CPLD(Complex PLD，復(fù)雜PLD)FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列)2按編程特性分(1) 一次性編程O(píng)TP(One Time Programmable) PLD(2) 可多次編程PLD 紫外光擦除的EPROM電擦除的EEPROM 在系統(tǒng)編程ISP(In-Systemprogrammability) PLD 在線(xiàn)可重配置ICR(in-circuit reconfiguration)6.1.2 可編程邏輯器件的分類(lèi)可編程邏輯器件的分類(lèi) 按集成度按

4、集成度(PLD)分類(lèi)分類(lèi) 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 6.1 可編程邏輯器件概述 6.1.3 可編程邏輯器件的結(jié)構(gòu)可編程邏輯器件的結(jié)構(gòu) 目前使用的可編程邏輯器件的結(jié)構(gòu)基本上都是由輸入緩沖、與陣列、或陣列和輸出結(jié)構(gòu)4部分組成 ,根據(jù)結(jié)構(gòu)特點(diǎn)可將PLD劃分為簡(jiǎn)單PLD、復(fù)雜PLD(CPLD)和現(xiàn)場(chǎng)可編程門(mén)陣列FPGA等3類(lèi)。6.2 簡(jiǎn)單PLD原理6.2.1 PLD中陣列的表示方法中陣列的表示方法 例：例： F=AB+AC+BC。最小項(xiàng)之和表示為：。最小項(xiàng)之和表示為：FABCABCABCABC用用與陣列與陣列實(shí)現(xiàn)實(shí)現(xiàn) F

5、 ，如圖。如圖。G1G3：能同時(shí)輸出原變量和反變量的輸入緩沖器；：能同時(shí)輸出原變量和反變量的輸入緩沖器；G4G7： 多輸入端與門(mén)，分別產(chǎn)生多輸入端與門(mén)，分別產(chǎn)生F 的四個(gè)最小項(xiàng)。的四個(gè)最小項(xiàng)。： 表示表示豎線(xiàn)豎線(xiàn)提供的變量參加提供的變量參加“與與”運(yùn)算運(yùn)算 。 1CBAAABC CBF=AB+AC+BCG1G2G3&G4G5G6G7ABCABCABCABC與陣列與陣列&ABCCABCABCABCBAG4 PLDPLD中的與運(yùn)算表示法中的與運(yùn)算表示法 3.2 簡(jiǎn)單簡(jiǎn)單PLD原理原理3.2.1 電路符號(hào)表示電路符號(hào)表示圖圖3-3 常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門(mén)符號(hào)與現(xiàn)

6、有國(guó)標(biāo)符號(hào)的對(duì)照3.2.1 電路符號(hào)表示電路符號(hào)表示圖圖3-4PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖3-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖3-6 PLD中與陣列表示中與陣列表示圖圖3-7 PLD中或陣列的表示中或陣列的表示 圖圖3-8 陣列線(xiàn)連接表示陣列線(xiàn)連接表示 PLD中的或運(yùn)算的表示方法：中的或運(yùn)算的表示方法：豎線(xiàn)：豎線(xiàn)： 表示或門(mén)的多輸入端；表示或門(mén)的多輸入端；橫線(xiàn)：橫線(xiàn)： 提供參加提供參加“或或”運(yùn)算的量；運(yùn)算的量；交叉處：交叉處： 可編程點(diǎn)?？删幊厅c(diǎn)。 WX1YZX+Z 10X0ZX+ZCAB&11F=AB+AC+BCGAB與陣列與陣列或陣列或陣列如圖，用如圖，用與與或陣列或

7、陣列實(shí)現(xiàn)函數(shù)：實(shí)現(xiàn)函數(shù)：GABFABCABCABCABC可編程點(diǎn)：橫線(xiàn)與豎線(xiàn)交叉處為可編程點(diǎn)?？删幊厅c(diǎn)：橫線(xiàn)與豎線(xiàn)交叉處為可編程點(diǎn)。 如果希望某邏輯量參加運(yùn)算，則標(biāo)上如果希望某邏輯量參加運(yùn)算，則標(biāo)上“”；如果不讓該邏輯量參加與運(yùn)算，則不加任何標(biāo)記，如果不讓該邏輯量參加與運(yùn)算，則不加任何標(biāo)記，如果器件制造時(shí)已被固定讓對(duì)應(yīng)的邏輯量參加運(yùn)算，則標(biāo)有實(shí)心點(diǎn)如果器件制造時(shí)已被固定讓對(duì)應(yīng)的邏輯量參加運(yùn)算，則標(biāo)有實(shí)心點(diǎn)“”，用戶(hù)不能對(duì)這樣的點(diǎn)編程。用戶(hù)不能對(duì)這樣的點(diǎn)編程。 PLD中中與或陣列與或陣列的的有兩種簡(jiǎn)化畫(huà)法，見(jiàn)下圖。有兩種簡(jiǎn)化畫(huà)法，見(jiàn)下圖。 （1）省略與門(mén)和非門(mén)符號(hào)，將與陣列畫(huà)在左惻，或陣列畫(huà)在右

8、惻。）省略與門(mén)和非門(mén)符號(hào)，將與陣列畫(huà)在左惻，或陣列畫(huà)在右惻。 （2）省略與門(mén)和非門(mén)符號(hào)，將與陣列畫(huà)在上面，或陣列畫(huà)在下面省略與門(mén)和非門(mén)符號(hào)，將與陣列畫(huà)在上面，或陣列畫(huà)在下面。 AB與陣列或陣列AB與陣列或陣列F1F2F1F2F0F0（1）（2）622 PROMPROM最初是作為計(jì)算機(jī)存儲(chǔ)器設(shè)計(jì)和使用的，它具有最初是作為計(jì)算機(jī)存儲(chǔ)器設(shè)計(jì)和使用的，它具有PLD器件器件的功能是后來(lái)才發(fā)現(xiàn)的。根據(jù)其物理結(jié)構(gòu)和制造工藝的不同，的功能是后來(lái)才發(fā)現(xiàn)的。根據(jù)其物理結(jié)構(gòu)和制造工藝的不同，PROM可分為三類(lèi)：固定俺膜式可分為三類(lèi)：固定俺膜式PROM，雙極型，雙極型PROM，MOS型型PROM。 623 PLA器件

9、器件PLA是一種“與一或”陣列結(jié)構(gòu)的PLD器件。因而不管多么復(fù)雜的邏輯設(shè)計(jì)問(wèn)題。只要能化為“與一或”兩種邏輯函數(shù)，就都可以用PLA實(shí)現(xiàn)。 3.2.2 PROM地 址譯 碼 器存 儲(chǔ) 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2圖圖3-9 PROM基本結(jié)構(gòu)：基本結(jié)構(gòu)：0111201110110.AAAWAAAWAAAWnnnn其邏輯函數(shù)是：其邏輯函數(shù)是：624 PAL器件器件PAL器件的基本結(jié)構(gòu)是器件的基本結(jié)構(gòu)是“與與”陣列可編程而陣列可編程而“或或”陣列固定，陣列固定，如圖如圖2-10所示?；镜乃?。基本的PAL器件內(nèi)部只有器件內(nèi)部只有“與與”陣列和陣列和“或或”陣列。陣列。

10、多數(shù)多數(shù)PAL器件內(nèi)部除了器件內(nèi)部除了“與與”陣列和陣列和“或或”陣列以外，還有拖出和陣列以外，還有拖出和反饋電路。根據(jù)輸出和反饋的結(jié)構(gòu)不同，反饋電路。根據(jù)輸出和反饋的結(jié)構(gòu)不同，PAL器件又分若干種，器件又分若干種，例如：可編程輸入輸出結(jié)構(gòu)、帶反饋的寄存器型結(jié)構(gòu)和異或例如：可編程輸入輸出結(jié)構(gòu)、帶反饋的寄存器型結(jié)構(gòu)和異或結(jié)構(gòu)等。結(jié)構(gòu)等。625 GAL器件器件GAL的基本結(jié)構(gòu)與PAL的一樣，也是“與”陣列可編程，“或”陣列固定，GAL和PAL結(jié)構(gòu)上的不同之處在于，PAL的輸出結(jié)構(gòu)是固定的，而GAL的輸出結(jié)構(gòu)可由用戶(hù)來(lái)定義。 (1) 邏輯陣列塊邏輯陣列塊(LAB)圖圖 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)6

11、.3 CPLD6.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(2) 宏單元宏單元(3) 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)圖共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)圖共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 圖圖 并聯(lián)擴(kuò)并聯(lián)擴(kuò)展項(xiàng)饋送方展項(xiàng)饋送方式式CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(4) 可編程連線(xiàn)陣列可編程連線(xiàn)陣列(5) 不同的不同的LAB通過(guò)在可編程連線(xiàn)陣列通過(guò)在可編程連線(xiàn)陣列(PIA)上布線(xiàn)，以相互連上布線(xiàn)，以相互連接構(gòu)成所需的邏輯。接構(gòu)成所需的邏輯。圖圖PIA信號(hào)布線(xiàn)到信號(hào)布線(xiàn)到LAB的方式的方式(6)I/O控制塊控制塊圖圖EPM7128S器件的器件的I/O控控制塊制塊1 查找表查找表0000010100000101161RAM輸入A輸入B

12、輸入C輸入D查找表輸出多路選擇器圖圖FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu)查找表LUT輸入1輸入2輸入3輸入4輸出圖圖FPGA查找表單查找表單元：元：6.4 FPGA一個(gè)一個(gè)N輸入查找表輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功個(gè)輸入變量的任何邏輯功能，如能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。輸入多于輸入多于N個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)查找表（個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)查找表（ LUT）實(shí)現(xiàn)實(shí)現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于

13、查找表的結(jié)構(gòu)模塊 0000010100000101輸入 A 輸入 B 輸入C 輸入D 查找表輸出16x1RAM查找表原理查找表原理多路選擇器6.4.2 FLEX10K系列器件系列器件圖圖 FLEX 10K內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC邏輯單元邏輯單元.IOCIOC.IOCIOCIOCIOC.快速通道互連快速通道互連邏輯陣列塊邏輯陣列塊 (LAB)IOCIOC.連續(xù)布線(xiàn)和分段布線(xiàn)的比較連續(xù)布線(xiàn)連續(xù)布線(xiàn) = 每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能連續(xù)布線(xiàn) ( Altera 基于查找表（LUT）的 FPGA )

14、LABLE.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式陣列塊陣列塊(1) 邏輯單元邏輯單元LE圖圖 LE(LC)結(jié)構(gòu)圖結(jié)構(gòu)圖數(shù)據(jù)1Lab 控制 3LE 輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表 (LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab 控制 1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab 控制 2Lab 控制 4(1) 邏輯單元邏輯單元LE圖圖 進(jìn)位鏈連通進(jìn)位鏈連通LAB中的所有中的所有LE快速加法器快速加法器

15、, 比較器和計(jì)數(shù)器比較器和計(jì)數(shù)器DFF進(jìn)位輸入進(jìn)位輸入(來(lái)自上一個(gè)邏輯單元來(lái)自上一個(gè)邏輯單元)S1LE1查找表查找表LUT進(jìn)位鏈進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出進(jìn)位輸出(到到 LAB中的下一個(gè)邏輯單元中的下一個(gè)邏輯單元)進(jìn)位鏈進(jìn)位鏈查找表查找表LUT(1) 邏輯單元邏輯單元LE圖兩種不同的級(jí)聯(lián)方式圖兩種不同的級(jí)聯(lián)方式“與與”級(jí)聯(lián)鏈級(jí)聯(lián)鏈“或或”級(jí)聯(lián)鏈級(jí)聯(lián)鏈LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址譯碼速度可達(dá)位地址譯碼速度可達(dá) 2.4 + 0.6x3=4.2 ns(2) 邏輯陣列邏輯陣列LAB是由一系列的相鄰是由一系列的相鄰LE構(gòu)成的構(gòu)成的FLEX10K LAB的結(jié)構(gòu)圖的結(jié)構(gòu)圖(3) 快速通道快速通道(FastTrack)(4) I/O單元與專(zhuān)用輸入端口單元與專(zhuān)用輸入端口圖圖IO單元結(jié)構(gòu)圖單元結(jié)構(gòu)圖EAB的大小靈活可變通過(guò)組合EAB 可以構(gòu)成更大的模塊不需要額外的邏輯單元，不引入延遲， EAB 可配置為深度達(dá)2048的存儲(chǔ)器EAB 的字長(zhǎng)是可配置的256x8512x41024x22048