第6章 時(shí)序邏輯電路

1、 第第 6 章章 時(shí)時(shí) 序序 邏邏 輯輯 電電 路路本章主要內(nèi)容本章主要內(nèi)容(1)時(shí)序電路的基本組成時(shí)序電路的基本組成(2)時(shí)序電路的描述方法時(shí)序電路的描述方法(3)時(shí)序電路的分析時(shí)序電路的分析(4)時(shí)序電路的設(shè)計(jì)時(shí)序電路的設(shè)計(jì)6.1 時(shí)序電路的基本組成時(shí)序電路的基本組成n圖圖6.1是用框圖表示的時(shí)序電路的基本組成情況。是用框圖表示的時(shí)序電路的基本組成情況。n它由組合邏輯電路及存儲(chǔ)電路兩部分組成它由組合邏輯電路及存儲(chǔ)電路兩部分組成。其中其中x1,xn稱為時(shí)序電路的輸入，稱為時(shí)序電路的輸入，Z1,Zm稱為時(shí)序電路的輸出；稱為時(shí)序電路的輸出；nY1,Yr為時(shí)序電路的內(nèi)部輸出，同時(shí)又是其存儲(chǔ)電路的為

2、時(shí)序電路的內(nèi)部輸出，同時(shí)又是其存儲(chǔ)電路的輸入；輸入；ny1,yr為時(shí)序電路的內(nèi)部輸入，同時(shí)又是其存儲(chǔ)電路的輸為時(shí)序電路的內(nèi)部輸入，同時(shí)又是其存儲(chǔ)電路的輸出。出。圖圖6.1 時(shí)序電路的組成時(shí)序電路的組成n這些變量之間的關(guān)系可用邏輯關(guān)系式表示為：這些變量之間的關(guān)系可用邏輯關(guān)系式表示為： Zi = gi (x1, , xn ; y1 , , yr )，i = 1, , m (6-1) Yi = hi (x1, , xn ; y1 , , yr )， i = 1, , r (6-2) n把式把式(6-1) 稱作輸出函數(shù)，稱作輸出函數(shù)，式式(6-2) 稱作控制函數(shù)或激勵(lì)函稱作控制函數(shù)或激勵(lì)函數(shù)。數(shù)。n時(shí)

3、序電路中的存儲(chǔ)電路可以是第時(shí)序電路中的存儲(chǔ)電路可以是第5章中介紹過(guò)的各類觸發(fā)章中介紹過(guò)的各類觸發(fā)器，也可以是其他類型的存儲(chǔ)器件。器，也可以是其他類型的存儲(chǔ)器件。5n按照電路的按照電路的工作方式工作方式，分為同步時(shí)序邏輯電路和異步時(shí)，分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路兩大類。序邏輯電路兩大類。 在同步時(shí)序邏輯電路中，各觸發(fā)器的時(shí)鐘脈沖相同；。在同步時(shí)序邏輯電路中，各觸發(fā)器的時(shí)鐘脈沖相同；。在異步時(shí)序邏輯電路中，各觸發(fā)器的時(shí)鐘脈沖不相同，在異步時(shí)序邏輯電路中，各觸發(fā)器的時(shí)鐘脈沖不相同，各觸發(fā)器狀態(tài)的改變不是同時(shí)發(fā)生的。各觸發(fā)器狀態(tài)的改變不是同時(shí)發(fā)生的。n按照電路輸出對(duì)按照電路輸出對(duì)輸入信號(hào)的依

4、從關(guān)系輸入信號(hào)的依從關(guān)系，可分為，可分為Mealy型時(shí)型時(shí)序電路和序電路和Moore型時(shí)序電路。型時(shí)序電路。 如果時(shí)序邏輯電路的輸出是電路輸入和電路狀態(tài)的函如果時(shí)序邏輯電路的輸出是電路輸入和電路狀態(tài)的函數(shù)，則稱為數(shù)，則稱為Mealy型時(shí)序電路；型時(shí)序電路； 如果時(shí)序邏輯電路的輸出僅僅是電路狀態(tài)的函數(shù)，如果時(shí)序邏輯電路的輸出僅僅是電路狀態(tài)的函數(shù)，則稱為則稱為Moore型時(shí)序電路。型時(shí)序電路。 66.2 時(shí)序電路的描述方法時(shí)序電路的描述方法n在時(shí)序電路中，針對(duì)電路狀態(tài)的一次改變，把改變之前的在時(shí)序電路中，針對(duì)電路狀態(tài)的一次改變，把改變之前的狀態(tài)叫時(shí)序電路的狀態(tài)叫時(shí)序電路的現(xiàn)態(tài)現(xiàn)態(tài)，把改變之后的狀態(tài)

5、叫時(shí)序電路的，把改變之后的狀態(tài)叫時(shí)序電路的次態(tài)次態(tài)。n時(shí)序電路的輸入、輸出、現(xiàn)態(tài)和次態(tài)之間的函數(shù)關(guān)系可以時(shí)序電路的輸入、輸出、現(xiàn)態(tài)和次態(tài)之間的函數(shù)關(guān)系可以用用狀態(tài)圖、狀態(tài)表或時(shí)間圖狀態(tài)圖、狀態(tài)表或時(shí)間圖清晰地加以描述和說(shuō)明。清晰地加以描述和說(shuō)明。6.2.1 狀態(tài)圖狀態(tài)圖n狀態(tài)圖也叫狀態(tài)轉(zhuǎn)換圖，它是反映時(shí)序電路狀態(tài)轉(zhuǎn)換規(guī)律狀態(tài)圖也叫狀態(tài)轉(zhuǎn)換圖，它是反映時(shí)序電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值情況的幾何圖形表示。及相應(yīng)輸入、輸出取值情況的幾何圖形表示。n在這種表示中，將時(shí)序電路所有獨(dú)立可能的狀態(tài)用若干圓在這種表示中，將時(shí)序電路所有獨(dú)立可能的狀態(tài)用若干圓圈來(lái)表示，圈內(nèi)標(biāo)記不同的字母或數(shù)字，用以表示各

6、種不圈來(lái)表示，圈內(nèi)標(biāo)記不同的字母或數(shù)字，用以表示各種不同的狀態(tài)。同的狀態(tài)。n圓圈之間用帶箭頭的直線或弧線連接起來(lái)，用以表示狀態(tài)圓圈之間用帶箭頭的直線或弧線連接起來(lái)，用以表示狀態(tài)跳變的方向，跳變的方向，箭頭尾端圓圈內(nèi)標(biāo)注的是電路的現(xiàn)態(tài)箭頭尾端圓圈內(nèi)標(biāo)注的是電路的現(xiàn)態(tài)，箭頭箭頭指向圓圈內(nèi)標(biāo)注的是電路的次態(tài)指向圓圈內(nèi)標(biāo)注的是電路的次態(tài)。n帶箭頭的直線或弧線旁都記有輸入變量帶箭頭的直線或弧線旁都記有輸入變量x和相應(yīng)的輸出和相應(yīng)的輸出Z，用用xZ表示。表示。如圖如圖6.2所示。所示。 圖圖6.2 時(shí)序電路的狀態(tài)圖時(shí)序電路的狀態(tài)圖 6.2.2 狀態(tài)表狀態(tài)表n狀態(tài)表也叫狀態(tài)轉(zhuǎn)換表，它是用表格的形式來(lái)描述時(shí)序

7、電狀態(tài)表也叫狀態(tài)轉(zhuǎn)換表，它是用表格的形式來(lái)描述時(shí)序電路。在這種表示中，時(shí)序電路的全部輸入列在表的頂部，路。在這種表示中，時(shí)序電路的全部輸入列在表的頂部，表的左邊列出現(xiàn)態(tài)，表的內(nèi)部列出次態(tài)和輸出。狀態(tài)表的表的左邊列出現(xiàn)態(tài)，表的內(nèi)部列出次態(tài)和輸出。狀態(tài)表的一般列法一般列法如表如表6-1所示所示。表表6-1 時(shí)序電路的狀態(tài)表時(shí)序電路的狀態(tài)表 次態(tài)次態(tài)/輸出輸出 輸出輸出輸入輸入 x y Y/Z表表6-1所示的狀態(tài)表的讀法是：處在現(xiàn)態(tài)所示的狀態(tài)表的讀法是：處在現(xiàn)態(tài)y的時(shí)序電路，當(dāng)?shù)臅r(shí)序電路，當(dāng)輸入為輸入為x時(shí)，該電路將進(jìn)入輸出為時(shí)，該電路將進(jìn)入輸出為Z的次態(tài)的次態(tài)Y。6.2.3 時(shí)間圖時(shí)間圖n時(shí)間圖又

8、叫時(shí)間圖又叫工作波形圖工作波形圖。它用波形圖的形式，形象地描述。它用波形圖的形式，形象地描述了時(shí)序電路的輸入信號(hào)、輸出信號(hào)以及電路的狀態(tài)轉(zhuǎn)換等了時(shí)序電路的輸入信號(hào)、輸出信號(hào)以及電路的狀態(tài)轉(zhuǎn)換等在時(shí)間上的對(duì)應(yīng)關(guān)系。在時(shí)間上的對(duì)應(yīng)關(guān)系。例例6-1 研究具有一個(gè)輸入變量研究具有一個(gè)輸入變量x、一個(gè)輸出變量、一個(gè)輸出變量Z和兩個(gè)狀態(tài)和兩個(gè)狀態(tài)變量變量y1y2的時(shí)序電路，其中有：的時(shí)序電路，其中有： 輸入：輸入： x=0 ， x=1 狀態(tài)：狀態(tài)： y1y2=00A ， y1y2=01B y1y2=10C ， y1y2=11D 輸出：輸出： Z=0 ， Z=1n該時(shí)序電路的狀態(tài)圖該時(shí)序電路的狀態(tài)圖如圖如圖

9、6.3所示所示，狀態(tài)表，狀態(tài)表如表如表6-2所示所示。 圖圖6.3 狀態(tài)圖狀態(tài)圖 表表6-2 狀態(tài)表狀態(tài)表 次態(tài)次態(tài)/輸出輸出 輸入輸入 現(xiàn)態(tài)現(xiàn)態(tài) 0 1 A B C D D/0 B/1 C/1 A/0 C/1 A/0 D/0 B/1n從狀態(tài)表和狀態(tài)圖可以看到，假設(shè)初始狀態(tài)處于從狀態(tài)表和狀態(tài)圖可以看到，假設(shè)初始狀態(tài)處于A（即（即y1y2=00），如果這時(shí)加入輸入），如果這時(shí)加入輸入x=0，則電路就進(jìn)入次態(tài)，則電路就進(jìn)入次態(tài)D，且輸出且輸出Z=0；在處于狀態(tài)；在處于狀態(tài)D時(shí)，如果又加入輸入時(shí)，如果又加入輸入x=1，則電，則電路又進(jìn)入狀態(tài)路又進(jìn)入狀態(tài)B，且輸出，且輸出Z=1，等。所以，如果加到這個(gè)

10、，等。所以，如果加到這個(gè)電路的輸入為如下序列：電路的輸入為如下序列： x = 0 1 1 0 1 0 1 1 0 0n若電路的初始狀態(tài)為若電路的初始狀態(tài)為A，則與每個(gè)輸入對(duì)應(yīng)的狀態(tài)轉(zhuǎn)換如，則與每個(gè)輸入對(duì)應(yīng)的狀態(tài)轉(zhuǎn)換如下：下： 輸入：輸入： 0 1 1 0 1 0 1 1 0 0 現(xiàn)態(tài)：現(xiàn)態(tài)： A D B A D B B A C C 次態(tài)：次態(tài)： D B A D B B A C C C 輸出：輸出： 0 1 0 0 1 1 0 1 1 1可見(jiàn)，若這個(gè)電路的初始狀態(tài)為可見(jiàn)，若這個(gè)電路的初始狀態(tài)為A，當(dāng)加入如上的輸入序，當(dāng)加入如上的輸入序列之后，所引起的輸出序列為：列之后，所引起的輸出序列為： Z

11、= 0100110111電路最后停留在終態(tài)電路最后停留在終態(tài)C。6.2.4 Mealy模型模型nMealy模型的時(shí)序電路也稱指定跳變的時(shí)序電路。該模模型的時(shí)序電路也稱指定跳變的時(shí)序電路。該模型的狀態(tài)表和狀態(tài)圖反映出：時(shí)序電路的輸出和它的型的狀態(tài)表和狀態(tài)圖反映出：時(shí)序電路的輸出和它的現(xiàn)態(tài)和輸入都有關(guān)?，F(xiàn)態(tài)和輸入都有關(guān)。n表表6-3所示的是一個(gè)所示的是一個(gè)Mealy模型時(shí)序電路的狀態(tài)表，對(duì)模型時(shí)序電路的狀態(tài)表，對(duì)應(yīng)的狀態(tài)圖如圖應(yīng)的狀態(tài)圖如圖6.4所示。所示。 表表6-3 Mealy模型狀態(tài)表模型狀態(tài)表 圖圖6.4 Mealy模型狀態(tài)圖模型狀態(tài)圖 輸入輸入現(xiàn)態(tài)現(xiàn)態(tài) 0 1 ABCB/1B/0A/0C

12、/0A/1C/0n圖圖6.5給出的是一個(gè)具體的給出的是一個(gè)具體的Mealy模型時(shí)序電路，它是一個(gè)模型時(shí)序電路，它是一個(gè)由由JK觸發(fā)器及有關(guān)的組合電路構(gòu)成的可逆二進(jìn)制計(jì)數(shù)器。觸發(fā)器及有關(guān)的組合電路構(gòu)成的可逆二進(jìn)制計(jì)數(shù)器。該時(shí)序電路的狀態(tài)表如該時(shí)序電路的狀態(tài)表如表表6-4所示，對(duì)應(yīng)的狀態(tài)圖如圖所示，對(duì)應(yīng)的狀態(tài)圖如圖6.6所示。所示。 圖圖6.5 Mealy模型電路舉例模型電路舉例 表表6-4 狀態(tài)表狀態(tài)表 次態(tài)次態(tài)/輸出輸出 圖圖6.6 狀態(tài)圖狀態(tài)圖n從該從該Mealy模型電路的狀態(tài)表及狀態(tài)圖中可以清楚地看模型電路的狀態(tài)表及狀態(tài)圖中可以清楚地看到，電路的輸出不僅與現(xiàn)態(tài)有關(guān)而且與輸入也有關(guān)的情到，電

13、路的輸出不僅與現(xiàn)態(tài)有關(guān)而且與輸入也有關(guān)的情形。例如，現(xiàn)態(tài)為形。例如，現(xiàn)態(tài)為00，輸入是，輸入是0時(shí)，輸出是時(shí)，輸出是1；現(xiàn)態(tài)為；現(xiàn)態(tài)為00，輸入是輸入是1時(shí)，則輸出是時(shí)，則輸出是0。 輸入輸入x現(xiàn)態(tài)現(xiàn)態(tài)Q0Q1 0 1 0 0 0 1 1 0 1 1 01/1 10/1 11/1 00/1 11/0 00/0 01/1 10/16.2.5 Moore模型模型nMoore模型時(shí)序電路的輸出僅由電路的現(xiàn)態(tài)所決定。模型時(shí)序電路的輸出僅由電路的現(xiàn)態(tài)所決定。n對(duì)于對(duì)于Moore模型時(shí)序電路，如果仍按模型時(shí)序電路，如果仍按Mealy型電路的規(guī)定型電路的規(guī)定作狀態(tài)圖，那么在所得到的狀態(tài)圖中，從每一個(gè)圓圈出發(fā)

14、作狀態(tài)圖，那么在所得到的狀態(tài)圖中，從每一個(gè)圓圈出發(fā)的箭頭線一定有相同的輸出。由此可以把輸出不標(biāo)在箭頭的箭頭線一定有相同的輸出。由此可以把輸出不標(biāo)在箭頭線旁邊的線旁邊的“輸入輸出輸入輸出”標(biāo)注上，而標(biāo)在僅與該輸出有關(guān)標(biāo)注上，而標(biāo)在僅與該輸出有關(guān)的圓圈內(nèi)，即圓圈內(nèi)的標(biāo)注應(yīng)改為的圓圈內(nèi)，即圓圈內(nèi)的標(biāo)注應(yīng)改為“現(xiàn)態(tài)輸出現(xiàn)態(tài)輸出”。n如圖如圖6.7所示，就是一個(gè)所示，就是一個(gè)Moore模型時(shí)序電路的狀態(tài)圖。模型時(shí)序電路的狀態(tài)圖。 圖圖6.7 Moore模型狀態(tài)圖模型狀態(tài)圖nMoore模型的狀態(tài)表也具有新的格式，即由于狀態(tài)表的每模型的狀態(tài)表也具有新的格式，即由于狀態(tài)表的每一行有相同的輸出，所以可以把輸出從

15、原來(lái)的一行有相同的輸出，所以可以把輸出從原來(lái)的“次態(tài)輸次態(tài)輸出出”欄內(nèi)提出來(lái)，并單開(kāi)一列，如表欄內(nèi)提出來(lái)，并單開(kāi)一列，如表6-5所示。所示。 表表6-5 Moore模型狀態(tài)表模型狀態(tài)表 輸入輸入現(xiàn)態(tài)現(xiàn)態(tài) 0 1輸出輸出ABC C B B B C A 0 1 06.3 時(shí)序電路的分析時(shí)序電路的分析n時(shí)序電路的分析就是根據(jù)給定的時(shí)序電路，求出它的狀態(tài)時(shí)序電路的分析就是根據(jù)給定的時(shí)序電路，求出它的狀態(tài)表、狀態(tài)圖或時(shí)間圖，從而確定其邏輯功能和工作特性的表、狀態(tài)圖或時(shí)間圖，從而確定其邏輯功能和工作特性的過(guò)程。過(guò)程。n同步時(shí)序電路分析的大致步驟同步時(shí)序電路分析的大致步驟如下：如下： (1) 根據(jù)給定的電路

16、結(jié)構(gòu)，列出電路的輸出函數(shù)表達(dá)式和各根據(jù)給定的電路結(jié)構(gòu)，列出電路的輸出函數(shù)表達(dá)式和各觸發(fā)器的激勵(lì)函數(shù)表達(dá)式。觸發(fā)器的激勵(lì)函數(shù)表達(dá)式。 (2) 根據(jù)觸發(fā)器的次態(tài)方程和激勵(lì)函數(shù)式，求出各觸發(fā)器的根據(jù)觸發(fā)器的次態(tài)方程和激勵(lì)函數(shù)式，求出各觸發(fā)器的狀態(tài)表達(dá)式。狀態(tài)表達(dá)式。 (3) 根據(jù)狀態(tài)表達(dá)式和輸出函數(shù)表達(dá)式，列出該時(shí)序電路的根據(jù)狀態(tài)表達(dá)式和輸出函數(shù)表達(dá)式，列出該時(shí)序電路的狀態(tài)表和狀態(tài)圖。狀態(tài)表和狀態(tài)圖。 (4) 用時(shí)間圖或文字描述的方式對(duì)電路特性進(jìn)行表述。用時(shí)間圖或文字描述的方式對(duì)電路特性進(jìn)行表述。 例例6-2 分析如圖分析如圖6.8所示的同步時(shí)序電路，其中所示的同步時(shí)序電路，其中x為外部輸入為外部輸

17、入信號(hào)，信號(hào)，Z為電路的輸出信號(hào)。為電路的輸出信號(hào)。圖圖6.8 例例6-2邏輯圖邏輯圖n第一步，根據(jù)圖第一步，根據(jù)圖6.8所給的電路結(jié)構(gòu)，列出觸發(fā)器的激勵(lì)所給的電路結(jié)構(gòu)，列出觸發(fā)器的激勵(lì)函數(shù)表達(dá)式和輸出函數(shù)表達(dá)式為：函數(shù)表達(dá)式和輸出函數(shù)表達(dá)式為： D = x y* + x* y (6-3) Z = x y (6-4)n第二步，把第一步得到的激勵(lì)函數(shù)表達(dá)式代入第二步，把第一步得到的激勵(lì)函數(shù)表達(dá)式代入D觸發(fā)器的觸發(fā)器的次態(tài)方程次態(tài)方程yn+1=D中，得到該觸發(fā)器的狀態(tài)表達(dá)式為：中，得到該觸發(fā)器的狀態(tài)表達(dá)式為： yn+1 = x y* + x*y (6-5)第三步，根據(jù)狀態(tài)表達(dá)式和輸出函數(shù)表達(dá)式列出

18、該電路的第三步，根據(jù)狀態(tài)表達(dá)式和輸出函數(shù)表達(dá)式列出該電路的狀態(tài)表和狀態(tài)圖，狀態(tài)表和狀態(tài)圖，如表如表6-6和圖和圖6.9所示所示。 表表6-6 狀態(tài)表狀態(tài)表 次態(tài)次態(tài)y yn+1n+1/ /輸出輸出Z Z 圖圖6.9 狀態(tài)圖狀態(tài)圖 輸入輸入x 現(xiàn)態(tài)現(xiàn)態(tài)y 0 1 0 1 0/0 1/0 1/0 0/1n也可以用符號(hào)也可以用符號(hào)A和和B分別表示狀態(tài)分別表示狀態(tài)0和和1，則上述的狀態(tài)表，則上述的狀態(tài)表和狀態(tài)圖又可和狀態(tài)圖又可改寫(xiě)表改寫(xiě)表6-7和圖和圖6.10的形式的形式。 表表6-7 狀態(tài)表狀態(tài)表 次態(tài)次態(tài)yn+1 / 輸出輸出Z 圖圖6.10 狀態(tài)圖狀態(tài)圖 輸入輸入x現(xiàn)態(tài)現(xiàn)態(tài)y 0 1 A B A

19、/0 B/0 B/0 A/1第四步，作時(shí)間圖對(duì)電路特性進(jìn)行描述，第四步，作時(shí)間圖對(duì)電路特性進(jìn)行描述，如圖如圖6.11所示所示。 圖圖6.11 時(shí)間圖時(shí)間圖n從該時(shí)間圖容易看出，在同樣輸入信號(hào)作用下，電路的初從該時(shí)間圖容易看出，在同樣輸入信號(hào)作用下，電路的初始狀態(tài)不同，相應(yīng)的輸出也不相同。如圖中，初始狀態(tài)為始狀態(tài)不同，相應(yīng)的輸出也不相同。如圖中，初始狀態(tài)為A，則產(chǎn)生的狀態(tài)序列為行，相應(yīng)的輸出為行；，則產(chǎn)生的狀態(tài)序列為行，相應(yīng)的輸出為行；n初始狀態(tài)為初始狀態(tài)為B，則產(chǎn)生的狀態(tài)序列為行，相應(yīng)的輸出為，則產(chǎn)生的狀態(tài)序列為行，相應(yīng)的輸出為行。行。n在本例中，只有當(dāng)電路出現(xiàn)狀態(tài)在本例中，只有當(dāng)電路出現(xiàn)狀態(tài)

20、B，且輸入，且輸入x=1時(shí)，才有時(shí)，才有輸出輸出Z=1。6.4 時(shí)序電路的設(shè)計(jì)時(shí)序電路的設(shè)計(jì)n時(shí)序電路的設(shè)計(jì)，也稱時(shí)序電路的設(shè)計(jì)，也稱時(shí)序電路的綜合時(shí)序電路的綜合。它是時(shí)序電路分。它是時(shí)序電路分析的逆過(guò)程。析的逆過(guò)程。n同步時(shí)序電路設(shè)計(jì)的一般步驟為：同步時(shí)序電路設(shè)計(jì)的一般步驟為： (1) 根據(jù)電路的設(shè)計(jì)要求，作出狀態(tài)表或狀態(tài)圖；根據(jù)電路的設(shè)計(jì)要求，作出狀態(tài)表或狀態(tài)圖；(2) 進(jìn)行狀態(tài)化簡(jiǎn)；進(jìn)行狀態(tài)化簡(jiǎn)；(3) 進(jìn)行狀態(tài)分配，即對(duì)每一個(gè)狀態(tài)指定一個(gè)二進(jìn)制代碼；進(jìn)行狀態(tài)分配，即對(duì)每一個(gè)狀態(tài)指定一個(gè)二進(jìn)制代碼；(4) 選定觸發(fā)器，并根據(jù)所選觸發(fā)器的激勵(lì)表及簡(jiǎn)化后的狀選定觸發(fā)器，并根據(jù)所選觸發(fā)器的激勵(lì)

21、表及簡(jiǎn)化后的狀態(tài)表求出各觸發(fā)器的激勵(lì)函數(shù)表達(dá)式和時(shí)序電路的輸出函態(tài)表求出各觸發(fā)器的激勵(lì)函數(shù)表達(dá)式和時(shí)序電路的輸出函數(shù)表達(dá)式。數(shù)表達(dá)式。(5) 根據(jù)上面求得的表達(dá)式，畫(huà)出時(shí)序電路的邏輯圖。根據(jù)上面求得的表達(dá)式，畫(huà)出時(shí)序電路的邏輯圖。6.4.1 根據(jù)設(shè)計(jì)要求形成原始狀態(tài)表根據(jù)設(shè)計(jì)要求形成原始狀態(tài)表n狀態(tài)表就是把用語(yǔ)言文字描述的對(duì)時(shí)序電路的要求通過(guò)表狀態(tài)表就是把用語(yǔ)言文字描述的對(duì)時(shí)序電路的要求通過(guò)表格的形式表示出來(lái)。格的形式表示出來(lái)。n它是整個(gè)設(shè)計(jì)過(guò)程的基礎(chǔ)和依據(jù)，后面的設(shè)計(jì)步驟都要在它是整個(gè)設(shè)計(jì)過(guò)程的基礎(chǔ)和依據(jù)，后面的設(shè)計(jì)步驟都要在狀態(tài)表的基礎(chǔ)上進(jìn)行。狀態(tài)表的基礎(chǔ)上進(jìn)行。n最初形成的狀態(tài)表，稱為原

22、始狀態(tài)表。它不一定是最簡(jiǎn)的，最初形成的狀態(tài)表，稱為原始狀態(tài)表。它不一定是最簡(jiǎn)的，即允許其中存在多余的狀態(tài)，但必須保證不能有狀態(tài)遺漏即允許其中存在多余的狀態(tài)，但必須保證不能有狀態(tài)遺漏或錯(cuò)誤?；蝈e(cuò)誤。n在確定狀態(tài)數(shù)目時(shí)，應(yīng)按在確定狀態(tài)數(shù)目時(shí)，應(yīng)按“寧多勿漏寧多勿漏”的原則來(lái)進(jìn)行，以的原則來(lái)進(jìn)行，以確保邏輯功能的正確和完備性。確保邏輯功能的正確和完備性。例例6-4 設(shè)計(jì)一個(gè)二進(jìn)制序列檢測(cè)器，要求當(dāng)輸入連續(xù)三個(gè)設(shè)計(jì)一個(gè)二進(jìn)制序列檢測(cè)器，要求當(dāng)輸入連續(xù)三個(gè)1或或三個(gè)以上三個(gè)以上1時(shí)，電路輸出為時(shí)，電路輸出為1，否則輸出為，否則輸出為0。作出這個(gè)時(shí)。作出這個(gè)時(shí)序電路的原始狀態(tài)表。序電路的原始狀態(tài)表。n由設(shè)

23、計(jì)要求可知，要設(shè)計(jì)的電路有一個(gè)輸入由設(shè)計(jì)要求可知，要設(shè)計(jì)的電路有一個(gè)輸入x和一個(gè)輸出和一個(gè)輸出Z，輸入輸入x為一個(gè)二進(jìn)制序列，每當(dāng)其中出現(xiàn)連續(xù)三個(gè)為一個(gè)二進(jìn)制序列，每當(dāng)其中出現(xiàn)連續(xù)三個(gè)1時(shí)，該時(shí)，該檢測(cè)電路能夠識(shí)別并輸出檢測(cè)電路能夠識(shí)別并輸出1；當(dāng)有連續(xù)三個(gè)以上；當(dāng)有連續(xù)三個(gè)以上1時(shí)，則在時(shí)，則在第三個(gè)以及相繼的連續(xù)第三個(gè)以及相繼的連續(xù)1出現(xiàn)時(shí)，電路也輸出出現(xiàn)時(shí)，電路也輸出1，直到輸入，直到輸入轉(zhuǎn)為轉(zhuǎn)為0時(shí)，輸出才變?yōu)闀r(shí)，輸出才變?yōu)?。例如：。例如： 輸入輸入x序列：序列： 1101111110010輸出輸出Z序列：序列： 0000011110000n由上面的分析可知，檢測(cè)電路要判斷是否連續(xù)輸

24、入由上面的分析可知，檢測(cè)電路要判斷是否連續(xù)輸入3個(gè)個(gè)1，至少應(yīng)將輸入的前兩位二進(jìn)制數(shù)碼至少應(yīng)將輸入的前兩位二進(jìn)制數(shù)碼“記憶記憶”下來(lái)。下來(lái)。n前兩位二制數(shù)碼形成前兩位二制數(shù)碼形成4種不同的狀態(tài)組合，即種不同的狀態(tài)組合，即00，01，10，11，我們用，我們用A，B，C，D分別代表這分別代表這4種狀態(tài)組合。如果種狀態(tài)組合。如果采用兩位具有左移功能的存儲(chǔ)器件來(lái)采用兩位具有左移功能的存儲(chǔ)器件來(lái)“記憶記憶”輸入的歷史輸入的歷史情況，則電路的狀態(tài)轉(zhuǎn)移情況及相應(yīng)的輸出應(yīng)該是：情況，則電路的狀態(tài)轉(zhuǎn)移情況及相應(yīng)的輸出應(yīng)該是： n當(dāng)電路記憶的輸入歷史情況為當(dāng)電路記憶的輸入歷史情況為01，如果此時(shí)輸入為，如果此時(shí)

25、輸入為0，則，則電路的下一狀態(tài)按左移規(guī)律應(yīng)為電路的下一狀態(tài)按左移規(guī)律應(yīng)為10，輸出為，輸出為0；如果輸入；如果輸入為為1，電路的下一狀態(tài)則變?yōu)椋娐返南乱粻顟B(tài)則變?yōu)?1，輸出仍為，輸出仍為0。n當(dāng)電路記憶的輸入歷史情況為當(dāng)電路記憶的輸入歷史情況為10，如果此時(shí)輸入為，如果此時(shí)輸入為0，則，則下一狀態(tài)為下一狀態(tài)為00，輸出為，輸出為0；如果輸入為；如果輸入為1，則下一狀態(tài)為，則下一狀態(tài)為01，輸出也為輸出也為0。其余可依此類推。只有在當(dāng)前的記憶的歷史。其余可依此類推。只有在當(dāng)前的記憶的歷史情況為情況為11，而此時(shí)的輸入為，而此時(shí)的輸入為1時(shí)，電路的下一狀態(tài)仍為時(shí)，電路的下一狀態(tài)仍為11，此時(shí)電路

26、的輸出才為此時(shí)電路的輸出才為1。n至此可以得到表征所要設(shè)計(jì)電路特性的狀態(tài)表和相應(yīng)的狀至此可以得到表征所要設(shè)計(jì)電路特性的狀態(tài)表和相應(yīng)的狀態(tài)圖，態(tài)圖，如表如表6-9和圖和圖6.14所示所示，圖，圖6.14中的字母中的字母A、B、C、D分別代表狀態(tài)組合分別代表狀態(tài)組合00、01、10、11。 表表6-9 狀態(tài)表狀態(tài)表 次態(tài)次態(tài)/輸出輸出 圖圖6.14 狀態(tài)圖狀態(tài)圖 輸入輸入現(xiàn)態(tài)現(xiàn)態(tài) 0 1 0 0 0 1 1 0 1 1 00/0 10/0 00/0 10/0 01/0 11/0 01/0 11/1336.4.2. 6.4.2. 狀態(tài)化簡(jiǎn)狀態(tài)化簡(jiǎn) 在建立原始狀態(tài)圖和原始狀態(tài)表時(shí)，將重點(diǎn)放在建立原始狀

27、態(tài)圖和原始狀態(tài)表時(shí)，將重點(diǎn)放在正確地反映設(shè)計(jì)要求上，因而往往可能會(huì)多設(shè)置在正確地反映設(shè)計(jì)要求上，因而往往可能會(huì)多設(shè)置一些狀態(tài)，但狀態(tài)數(shù)目的多少將直接影響到所需觸一些狀態(tài)，但狀態(tài)數(shù)目的多少將直接影響到所需觸發(fā)器的個(gè)數(shù)。對(duì)于具有發(fā)器的個(gè)數(shù)。對(duì)于具有M個(gè)狀態(tài)的時(shí)序電路來(lái)說(shuō)，個(gè)狀態(tài)的時(shí)序電路來(lái)說(shuō)， 所需觸發(fā)器的個(gè)數(shù)所需觸發(fā)器的個(gè)數(shù)n由下式?jīng)Q定：由下式?jīng)Q定： nnM221 可見(jiàn)，狀態(tài)數(shù)目減少會(huì)使觸發(fā)器的數(shù)目減少并簡(jiǎn)化可見(jiàn)，狀態(tài)數(shù)目減少會(huì)使觸發(fā)器的數(shù)目減少并簡(jiǎn)化電路。因此，狀態(tài)簡(jiǎn)化的目的就是要消去多余狀態(tài)，電路。因此，狀態(tài)簡(jiǎn)化的目的就是要消去多余狀態(tài)，以得到最簡(jiǎn)狀態(tài)圖和最簡(jiǎn)狀態(tài)表。以得到最簡(jiǎn)狀態(tài)圖和最簡(jiǎn)狀

28、態(tài)表。 34狀態(tài)的等價(jià)狀態(tài)的等價(jià) 設(shè)設(shè)Si 和和Sj 是原始狀態(tài)表中的兩個(gè)狀態(tài)，若分別以是原始狀態(tài)表中的兩個(gè)狀態(tài)，若分別以Si 和和Sj 為初始狀態(tài)，加入任意的輸入序列，電路均產(chǎn)生相同的為初始狀態(tài)，加入任意的輸入序列，電路均產(chǎn)生相同的輸出序列，且都向同一個(gè)次態(tài)轉(zhuǎn)換，即兩個(gè)狀態(tài)的轉(zhuǎn)移效輸出序列，且都向同一個(gè)次態(tài)轉(zhuǎn)換，即兩個(gè)狀態(tài)的轉(zhuǎn)移效果相同，則稱果相同，則稱Si 和和Sj 是是等價(jià)狀態(tài)等價(jià)狀態(tài)或或等價(jià)狀態(tài)對(duì)等價(jià)狀態(tài)對(duì)，記作，記作Si Sj。凡是相互等價(jià)的狀態(tài)都可以合并成一個(gè)狀態(tài)。凡是相互等價(jià)的狀態(tài)都可以合并成一個(gè)狀態(tài)。在狀態(tài)表中判斷兩個(gè)狀態(tài)是否等價(jià)的具體條件如下：在狀態(tài)表中判斷兩個(gè)狀態(tài)是否等價(jià)的

29、具體條件如下：第一，在相同的輸入條件下都有相同的輸出。第一，在相同的輸入條件下都有相同的輸出。第二，在相同的輸入條件下次態(tài)也等價(jià)。第二，在相同的輸入條件下次態(tài)也等價(jià)。次態(tài)等價(jià)有三種情況：次態(tài)等價(jià)有三種情況：次態(tài)相同次態(tài)相同; ;次態(tài)交錯(cuò)次態(tài)交錯(cuò); ;次態(tài)互為隱含條件。次態(tài)互為隱含條件。（1）觀察狀態(tài)）觀察狀態(tài)S2和和S5；（2）觀察）觀察S6和和S7 兩個(gè)狀態(tài)；兩個(gè)狀態(tài)；（3）觀察）觀察S1和和S3兩個(gè)狀態(tài)。兩個(gè)狀態(tài)。例：原始狀態(tài)表例：原始狀態(tài)表 等價(jià)狀態(tài)具有傳遞性：若等價(jià)狀態(tài)具有傳遞性：若SiSi和和SjSj等價(jià)，等價(jià)，SiSi和和SkSk等價(jià)，則等價(jià)，則SjSj和和S S等價(jià)等價(jià)k k也等

30、價(jià)，記作也等價(jià)，記作SjSkSjSk。 相互等價(jià)狀態(tài)的集合稱為等價(jià)類，凡不被其它等價(jià)類相互等價(jià)狀態(tài)的集合稱為等價(jià)類，凡不被其它等價(jià)類所包含的等價(jià)類稱為最大等價(jià)類。例如，根據(jù)等價(jià)狀態(tài)的所包含的等價(jià)類稱為最大等價(jià)類。例如，根據(jù)等價(jià)狀態(tài)的傳遞性可知，若有傳遞性可知，若有SiSjSiSj和和SiSkSiSk，則有，則有SjSkSjSk，它，它們都稱為等價(jià)類，而只有們都稱為等價(jià)類，而只有SiSjSkSiSjSk才是最大等價(jià)類。才是最大等價(jià)類。 另外，在狀態(tài)表中，若某一狀態(tài)和其它狀態(tài)都不等價(jià)，另外，在狀態(tài)表中，若某一狀態(tài)和其它狀態(tài)都不等價(jià)，則其本身就是一個(gè)最大等價(jià)類。則其本身就是一個(gè)最大等價(jià)類。 狀態(tài)表的

31、化簡(jiǎn)，實(shí)際就是尋找所有最大等價(jià)類，并將狀態(tài)表的化簡(jiǎn)，實(shí)際就是尋找所有最大等價(jià)類，并將最大等價(jià)類合并，最后得到最簡(jiǎn)狀態(tài)表。最大等價(jià)類合并，最后得到最簡(jiǎn)狀態(tài)表。最大等價(jià)類為：最大等價(jià)類為：S1S3S2S4S5S6S7原始狀態(tài)表原始狀態(tài)表最簡(jiǎn)狀態(tài)表最簡(jiǎn)狀態(tài)表最簡(jiǎn)狀態(tài)表386.4.3 6.4.3 狀態(tài)分配狀態(tài)分配 狀態(tài)分配是指將狀態(tài)表中每一個(gè)字符表示的狀狀態(tài)分配是指將狀態(tài)表中每一個(gè)字符表示的狀態(tài)賦以適當(dāng)?shù)亩M(jìn)制代碼，得到代碼形式的狀態(tài)表態(tài)賦以適當(dāng)?shù)亩M(jìn)制代碼，得到代碼形式的狀態(tài)表（二進(jìn)制狀態(tài)表），以便求出激勵(lì)函數(shù)和輸出函數(shù)，（二進(jìn)制狀態(tài)表），以便求出激勵(lì)函數(shù)和輸出函數(shù)， 最后完成時(shí)序電路的設(shè)計(jì)。最后完

32、成時(shí)序電路的設(shè)計(jì)。 狀態(tài)分配合適與否，雖然不影響觸發(fā)器的級(jí)數(shù)，狀態(tài)分配合適與否，雖然不影響觸發(fā)器的級(jí)數(shù)，但對(duì)所設(shè)計(jì)的時(shí)序電路的復(fù)雜程度有一定的影響。但對(duì)所設(shè)計(jì)的時(shí)序電路的復(fù)雜程度有一定的影響。然而，要得到最佳分配方案是很困難的。這首先是然而，要得到最佳分配方案是很困難的。這首先是因?yàn)榫幋a的方案太多，如果觸發(fā)器的個(gè)數(shù)為因?yàn)榫幋a的方案太多，如果觸發(fā)器的個(gè)數(shù)為n，實(shí)際，實(shí)際狀態(tài)數(shù)為狀態(tài)數(shù)為M，則一共有，則一共有2n種不同代碼。種不同代碼。當(dāng)當(dāng)M增大時(shí)，增大時(shí)，N值將急劇增加，要尋找一個(gè)最佳方案很困難。值將急劇增加，要尋找一個(gè)最佳方案很困難。此外，雖然人們已提出了許多算法，但也都還不成熟，因此外，雖然

33、人們已提出了許多算法，但也都還不成熟，因此在理論上這個(gè)問(wèn)題還沒(méi)解決。此在理論上這個(gè)問(wèn)題還沒(méi)解決。在眾多算法中，相鄰法比較直觀、簡(jiǎn)單，便于采用。它有在眾多算法中，相鄰法比較直觀、簡(jiǎn)單，便于采用。它有三條原則，即符合下列條件的狀態(tài)應(yīng)盡可能分配相鄰的二三條原則，即符合下列條件的狀態(tài)應(yīng)盡可能分配相鄰的二進(jìn)制代碼（僅供參考）：進(jìn)制代碼（僅供參考）：具有相同次態(tài)的現(xiàn)態(tài)。具有相同次態(tài)的現(xiàn)態(tài)。同一現(xiàn)態(tài)下的次態(tài)。同一現(xiàn)態(tài)下的次態(tài)。具有相同輸出的現(xiàn)態(tài)。具有相同輸出的現(xiàn)態(tài)。三條原則以第一條為主，兼顧第二、第三條。三條原則以第一條為主，兼顧第二、第三條。6.4.4 時(shí)序電路設(shè)計(jì)舉例時(shí)序電路設(shè)計(jì)舉例例例6-6 設(shè)計(jì)一個(gè)

34、能識(shí)別輸入序列設(shè)計(jì)一個(gè)能識(shí)別輸入序列01的同步時(shí)序電路。該電路的同步時(shí)序電路。該電路具有一個(gè)輸入具有一個(gè)輸入x和一個(gè)輸出和一個(gè)輸出Z，不論什么時(shí)候，只要輸入中，不論什么時(shí)候，只要輸入中出現(xiàn)出現(xiàn)x=01序列時(shí)，所設(shè)計(jì)的電路就應(yīng)該產(chǎn)生輸出序列時(shí)，所設(shè)計(jì)的電路就應(yīng)該產(chǎn)生輸出1信號(hào)，信號(hào)，對(duì)于其他任何輸入，輸出皆為對(duì)于其他任何輸入，輸出皆為0。例如，如果輸入序列為：。例如，如果輸入序列為： x = 0010000010011101 那么輸出序列應(yīng)該是：那么輸出序列應(yīng)該是： Z = 0010000010010001n設(shè)計(jì)的第一步是構(gòu)造滿足上述要求的狀態(tài)圖和狀態(tài)表。首設(shè)計(jì)的第一步是構(gòu)造滿足上述要求的狀態(tài)圖

35、和狀態(tài)表。首先，假定要設(shè)計(jì)的電路處在某一起始狀態(tài)先，假定要設(shè)計(jì)的電路處在某一起始狀態(tài)A。若輸入為。若輸入為1，因?yàn)橐驗(yàn)?不是要識(shí)別的輸入序列不是要識(shí)別的輸入序列“01”的第一個(gè)符號(hào)，所以輸?shù)牡谝粋€(gè)符號(hào)，所以輸出出Z=0，并且電路仍停留在狀態(tài)，并且電路仍停留在狀態(tài)A，如圖如圖6.17(a)所示所示。n 如果電路處于初始狀態(tài)如果電路處于初始狀態(tài)A，且輸入為，且輸入為0時(shí)，那么由于它是時(shí)，那么由于它是要識(shí)別的輸入序列的第一個(gè)符號(hào)，電路應(yīng)將這個(gè)情況記下，要識(shí)別的輸入序列的第一個(gè)符號(hào)，電路應(yīng)將這個(gè)情況記下，因此電路進(jìn)入新的狀態(tài)因此電路進(jìn)入新的狀態(tài)B，但此時(shí)的輸出仍應(yīng)為，但此時(shí)的輸出仍應(yīng)為0，如圖如圖6.

36、17(b)所示所示。n 假設(shè)電路處在狀態(tài)假設(shè)電路處在狀態(tài)B，并且輸入為，并且輸入為0，因?yàn)椋驗(yàn)?不是識(shí)別序列不是識(shí)別序列“01”的第二個(gè)符號(hào)，所以電路仍停在狀態(tài)的第二個(gè)符號(hào)，所以電路仍停在狀態(tài)B，得到輸出，得到輸出Z=0，如圖如圖6.17(c)所示所示。n 最后，如果電路處在狀態(tài)最后，如果電路處在狀態(tài)B，輸入符號(hào)是，輸入符號(hào)是1，這是要識(shí)別，這是要識(shí)別的輸入序列的輸入序列“01”的第二個(gè)符號(hào)，此時(shí)電路已檢測(cè)到的第二個(gè)符號(hào)，此時(shí)電路已檢測(cè)到“01”序列，產(chǎn)生輸出序列，產(chǎn)生輸出Z=1，并可以回到初始狀態(tài)，并可以回到初始狀態(tài)A。圖圖6.17(d)是最后得到的狀態(tài)圖。是最后得到的狀態(tài)圖。 圖圖6.1

37、7 狀態(tài)圖狀態(tài)圖n與圖與圖6.17(d)所示的狀態(tài)圖相對(duì)應(yīng)的狀態(tài)表所示的狀態(tài)圖相對(duì)應(yīng)的狀態(tài)表如表如表6-17所示所示。通過(guò)觀察即可看出，該狀態(tài)表已經(jīng)是最簡(jiǎn)化狀態(tài)表。通過(guò)觀察即可看出，該狀態(tài)表已經(jīng)是最簡(jiǎn)化狀態(tài)表。 狀態(tài)分配狀態(tài)分配: 因共有兩個(gè)狀態(tài)，故只需一位二進(jìn)制代碼即可因共有兩個(gè)狀態(tài)，故只需一位二進(jìn)制代碼即可表示，這里選分配為表示，這里選分配為A=0，B=1(當(dāng)然也可選相反的分配，當(dāng)然也可選相反的分配，即即A=1，B=0)。因此。因此表表6-17又可改畫(huà)為又可改畫(huà)為表表6-18。 表表6-17 狀態(tài)表狀態(tài)表 表表6-18 改畫(huà)后的狀態(tài)表改畫(huà)后的狀態(tài)表 次態(tài)次態(tài)/輸出輸出 次態(tài)次態(tài)/輸出輸出

38、輸入輸入x現(xiàn)態(tài)現(xiàn)態(tài)Q 0 1 A B B/0 B/0 A/0 A/1 輸入輸入X現(xiàn)態(tài)現(xiàn)態(tài)Q 0 1 0 1 1/0 1/0 0/0 0/1n如果選用鐘控如果選用鐘控RS觸發(fā)器實(shí)現(xiàn)此時(shí)序電路，那么問(wèn)題就變觸發(fā)器實(shí)現(xiàn)此時(shí)序電路，那么問(wèn)題就變成，如何根據(jù)表成，如何根據(jù)表6-18及鐘控及鐘控RS觸發(fā)器的激勵(lì)表，來(lái)確定復(fù)觸發(fā)器的激勵(lì)表，來(lái)確定復(fù)位端位端R和置位端和置位端S應(yīng)該加什么樣的信號(hào)應(yīng)該加什么樣的信號(hào)(即求出觸發(fā)器的激即求出觸發(fā)器的激勵(lì)函數(shù)表達(dá)式勵(lì)函數(shù)表達(dá)式)。為此，可導(dǎo)出表。為此，可導(dǎo)出表6-19。 表表6-19 導(dǎo)出表導(dǎo)出表 X Q Qn+1 R S Z 0 0 0 1 1 0 1 1 1 1

39、 0 0 0 0 d 1 1 d 0 0 0 0 0 1用圖用圖6.18所示的卡諾圖化簡(jiǎn)，可得所設(shè)計(jì)電路的觸發(fā)器激所示的卡諾圖化簡(jiǎn)，可得所設(shè)計(jì)電路的觸發(fā)器激勵(lì)函數(shù)表達(dá)式及電路輸出函數(shù)表達(dá)式：勵(lì)函數(shù)表達(dá)式及電路輸出函數(shù)表達(dá)式： R = x , S = x*, Z = xQ由所得表達(dá)式，容易作出邏輯電路圖，由所得表達(dá)式，容易作出邏輯電路圖，如圖如圖6.19所示。所示。 圖圖6.18 R、S和和Z的卡諾圖的卡諾圖 圖圖6.19 邏輯圖邏輯圖 47本章小結(jié)1時(shí)序邏輯電路一般由組合電路和存儲(chǔ)電路兩部分組成。2按照電路的工作方式，時(shí)序邏輯電路可以分為同步和異步時(shí)序邏輯電路兩大類；按照電路輸出對(duì)輸入信號(hào)的依

40、從關(guān)系，時(shí)序邏輯電路又可分為Mealy型和Moore型時(shí)序電路。3在Mealy型時(shí)序電路中，輸出同時(shí)取決于存儲(chǔ)電路的狀態(tài)和輸入信號(hào)；而在Moore型時(shí)序電路中，輸出只與存儲(chǔ)電路的狀態(tài)有關(guān)。4時(shí)序邏輯電路的分析，就是對(duì)一個(gè)給定的時(shí)序邏輯電路，通過(guò)分析，確定該時(shí)序電路的邏輯功能。485時(shí)序邏輯電路的設(shè)計(jì)就是根據(jù)給定的邏輯功能要求，設(shè)計(jì)出符合要求的邏輯電路。它實(shí)際上是分析的逆過(guò)程。6同步時(shí)序邏輯電路的設(shè)計(jì)步驟如下：（1）由給定的邏輯功能要求求出原始狀態(tài)圖；（2）對(duì)原始狀態(tài)圖進(jìn)行化簡(jiǎn)；（3）對(duì)狀態(tài)進(jìn)行編碼，并畫(huà)出編碼后的狀態(tài)圖和狀態(tài)表；（4）選擇觸發(fā)器的類型及個(gè)數(shù)；（5）求出電路的輸出方程和各觸發(fā)器的

41、驅(qū)動(dòng)方程；（6）畫(huà)出設(shè)計(jì)好的邏輯電路圖例：用D觸發(fā)器設(shè)計(jì)一個(gè)8421 BCD碼同步十進(jìn)制加計(jì)數(shù)器。(1)列出 8421碼同步十進(jìn)制加計(jì)數(shù)器的狀態(tài)表3Qn2Qn1Qn0Qn+13Qn+12Qn+11Qn+10Qn000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次 態(tài)現(xiàn) 態(tài)計(jì)數(shù)脈計(jì)數(shù)脈沖沖CP的順序的順序3Qn2Qn1Qn0Qn+13Qn+12Qn+11Qn+10Qn000010019100100018000111107111001106011010105101000104001011003110001002010010001100000000次 態(tài)現(xiàn) 態(tài)計(jì)數(shù)脈沖CP的順序(2) 確定激勵(lì)方程組00001001000111100110101000101100010010003D2D1D0D激勵(lì)信號(hào)答：初態(tài)的函數(shù)D3、 D2、 D1、 D0、