數(shù)字系統(tǒng)設(shè)計(jì)參考學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字系統(tǒng)設(shè)計(jì)(shj)參考參考第一頁，共58頁。支持(zhch)多家公司的PLDEDA ToolProviderDescriptionFPGA AdvantageMentor Graphics包括 HDL Designer Series （可視化的設(shè)計(jì)輸入工具）, ModelSim（仿真工具），Precision RTL Synthesis （最新的邏輯綜合器）。SynplifySynplicity優(yōu)秀的邏輯綜合工具LeonardoSpectrmMentor GraphicsMentor早期的邏輯綜合工具FPGA Compiler IISynopsys新的邏輯綜合工具M(jìn)od

2、elSimMentor Graphics高效、功能強(qiáng)大的仿真工具Active HDLAldec仿真工具，簡(jiǎn)單易用NC-Verilog/ NC-VHDL/NC-SIMCadence優(yōu)秀的仿真工具第2頁/共58頁第二頁，共58頁。 2. 與器件結(jié)構(gòu)無關(guān) 其核心Compiler支持Altera所有PLD器件：Stratix II, Cyclone II, Stratix GX, MAX II, Stratix HardCopy, Stratix, Cyclone, APEX II, APEX 20K/E/C, Excalibur, & Mercury DevicesFLEX 10K/A/E,

3、 ACEX 1K, FLEX 6000, MAX 7000S/AE/B, MAX 3000A Devices第3頁/共58頁第三頁，共58頁。仿真(fn zhn)工具M(jìn)odelSim*ModelSim OEM*Cadence Verilog-XLInnoveda BLASTPrimeTime*Synopsys VCSSynopsys VSS注意* * 表示支持內(nèi)部鏈接第4頁/共58頁第四頁，共58頁。1 Project Navigator窗口窗口(chungku)2 Status窗口窗口3 主工作區(qū)域主工作區(qū)域4 Messages窗口窗口5 工具欄工具欄第5頁/共58頁第五頁，共58頁。1 D

4、esign Entry（設(shè)計(jì)（設(shè)計(jì)(shj)輸入）輸入）Text Editor Block & Symbol EditorMegaWizard Plug-In ManagerAssignment EditorFloorplan Editor2 Synthesis（綜合（綜合(zngh)）Analysis & SynthesisVHDL, Verilog HDL & AHDL Design Assistant RTL ViewerTechnology Map Viewer Incremental Synthesis3 Place & Route（布局布線）（布局布

5、線）FitterAssignment EditorFloorplan EditorChip EditorReport WindowResource Optimization Advisor Design Space Explorer4 Timing Analysis（時(shí)序分析）（時(shí)序分析）Timing AnalyzerReport WindowTechnology Map Viewer5 Simulation（仿真）（仿真）SimulatorWaveform Editor第6頁/共58頁第六頁，共58頁。10 EDA Interface（EDA界面界面(jimin)）EDA Netlist W

6、riter11 Power Analysis（功耗分析）（功耗分析）PowerPlay Analyzer ToolPowerPlay Early Power Estimator12 Timing Closure（時(shí)序逼近）（時(shí)序逼近）Floorplan EditorLogicLock WindowTiming Optimization AdvisorDesign Space Explorer第7頁/共58頁第七頁，共58頁。第8頁/共58頁第八頁，共58頁。第9頁/共58頁第九頁，共58頁。(1)(2)(4)(5)(3)設(shè)計(jì)設(shè)計(jì)(shj)要要求求設(shè)計(jì)設(shè)計(jì)(shj)輸輸入入功能仿真功能仿真綜合綜

7、合布局布線布局布線時(shí)序分析時(shí)序分析時(shí)序仿真時(shí)序仿真設(shè)計(jì)修改設(shè)計(jì)修改(6)(7)全編譯全編譯編程、配置編程、配置自上而下的方式自上而下的方式第10頁/共58頁第十頁，共58頁。第11頁/共58頁第十一頁，共58頁。第12頁/共58頁第十二頁，共58頁。第13頁/共58頁第十三頁，共58頁。頂層實(shí)體頂層實(shí)體(sht)名名稱稱第14頁/共58頁第十四頁，共58頁。第15頁/共58頁第十五頁，共58頁。第16頁/共58頁第十六頁，共58頁。2. 選擇所建立工程的工作目錄，輸入工程名稱、頂層實(shí)體名 工程名稱可以是任何名字(mng zi)，建議使用和頂層實(shí)體名相同的名字(mng zi)。頂層實(shí)體名稱必須和

8、頂層文件名字(mng zi)相同！單擊“Next”。此處為此處為_3to8decode此處為此處為_3to8decode此處為安裝的默認(rèn)路徑此處為安裝的默認(rèn)路徑#第17頁/共58頁第十七頁，共58頁。此處添加此處添加(tin ji)位于軟件安裝的默認(rèn)路徑位于軟件安裝的默認(rèn)路徑下下decode文件夾中的文件夾中的_3to8decode文件文件v第3步也可以略過，以后(yhu)再創(chuàng)建設(shè)計(jì)文件，或者以后(yhu)再用“ProjectAdd/Remove Files in Project”命令將其他工作目錄中的文件添加到本工程中。#第18頁/共58頁第十八頁，共58頁。器件系列器件系列(xli)名稱名

9、稱具體器件列表具體器件列表器件涮選信息器件涮選信息#第19頁/共58頁第十九頁，共58頁。 此處都選擇此處都選擇(xunz)None即可即可#第20頁/共58頁第二十頁，共58頁。#第21頁/共58頁第二十一頁，共58頁。#第22頁/共58頁第二十二頁，共58頁。第23頁/共58頁第二十三頁，共58頁。1. 建立(jinl)一個(gè)新文件用File-New命令，在Device Design Files標(biāo)簽下選擇文件類型為“Verilog HDL File”。2. 輸入HDL語言程序。3. 保存文件，文件名與頂層設(shè)計(jì)實(shí)體相同。在工程環(huán)境建立(jinl)完后，新建的文件自動(dòng)加入當(dāng)前工程中。此處為_3t

10、o8code.v。雙擊_3to8code.v可以在工程中打開程序。用File Save As命令（用AHDL語言編寫的文件名后綴為.tdf，用VHDL語言編寫的文件名后綴為.vhd，用Verilog HDL語言編寫的文件名后綴為.v） 。第24頁/共58頁第二十四頁，共58頁。分析和綜合分析和綜合開始全編譯開始全編譯 適配適配 裝配裝配時(shí)序分析時(shí)序分析 網(wǎng)表寫入網(wǎng)表寫入第25頁/共58頁第二十五頁，共58頁。功能模塊功能描述Analysis & Synthesis檢查句法錯(cuò)誤及普通易犯的設(shè)計(jì)錯(cuò)誤，將設(shè)計(jì)映射到具體器件的基本模塊上（如觸發(fā)器、邏輯門）Fitter在器件中布局布線Timin

11、g Analyzer進(jìn)行時(shí)序分析和性能分析，將延時(shí)信息加到網(wǎng)表文件中Assembler產(chǎn)生器件編程文件（.pof ，.sof，.hexout，.ttf，.rbf）EDA Netlist Writer*產(chǎn)生第三方EDA工具所用的網(wǎng)表文件 (如Verilog HDL的輸出文件.vo ，VHDL的輸出文件.vho )第26頁/共58頁第二十六頁，共58頁。1. 打開編譯器窗口執(zhí)行(zhxng)“Processing Compiler Tool”命令；#第27頁/共58頁第二十七頁，共58頁。u進(jìn)行(jnxng)分析和綜合有3種方法u方法一： 在編譯器窗口中，單擊Start Analysis &

12、; Synthesis按鈕；u方法二：執(zhí)行“Processing Start Start Analysis & Synthesis”命令；u方法三：?jiǎn)螕艄ぞ邨l上的Start Analysis & Synthesis 快捷按鈕。#第28頁/共58頁第二十八頁，共58頁。分析綜合分析綜合(zngh)報(bào)告報(bào)告StatusMessages分析(fnx)綜合窗口第29頁/共58頁第二十九頁，共58頁。u閱讀編譯報(bào)告u如果(rgu)編譯報(bào)告窗口已關(guān)閉，單擊快捷按鈕 可以打開編譯報(bào)告。u在編譯報(bào)告左邊窗口點(diǎn)擊要查看部分前的加號(hào)，然后選擇要查看的部分。#第30頁/共58頁第三十頁，共58頁。第

13、31頁/共58頁第三十一頁，共58頁。第32頁/共58頁第三十二頁，共58頁。可以觀察到競(jìng)爭(zhēng)可以觀察到競(jìng)爭(zhēng)(jngzhng)冒險(xiǎn)！冒險(xiǎn)！第33頁/共58頁第三十三頁，共58頁。#第34頁/共58頁第三十四頁，共58頁。u在標(biāo)簽欄按右鍵選擇“Detach Window”可以使波形窗口放大(fngd)，方便設(shè)置激勵(lì)波形。#第35頁/共58頁第三十五頁，共58頁。一般設(shè)置為與輸入(shr)時(shí)鐘信號(hào)的時(shí)鐘周期相同一般根據(jù)輸出信號(hào)的時(shí)鐘周期來設(shè)置#第36頁/共58頁第三十六頁，共58頁。#第37頁/共58頁第三十七頁，共58頁。#第38頁/共58頁第三十八頁，共58頁。v總線信號(hào)最好不要選擇單個(gè)信號(hào)，而

14、是選擇一組信號(hào)！ v一般將輸入信號(hào)放在波形編輯器中的上方，輸出信號(hào)放在下方便于(biny)觀察波形！#第39頁/共58頁第三十九頁，共58頁。未編輯的輸入信號(hào)波形默認(rèn)(mrn)為低電平；輸出信號(hào)和隱含節(jié)點(diǎn)默認(rèn)(mrn)為未定義（X）電平。波形(b xn)編輯器第40頁/共58頁第四十頁，共58頁。高電平未定義邏輯電平使高低電平反相定義一個(gè)時(shí)鐘定義一個(gè)計(jì)數(shù)序列低電平高阻態(tài)對(duì)齊網(wǎng)格第41頁/共58頁第四十一頁，共58頁。選擇“View Snap to Grid”命令，可以去除鼠標(biāo)只能選定網(wǎng)格整數(shù)倍的波形(b xn)段的限制。#第42頁/共58頁第四十二頁，共58頁。第43頁/共58頁第四十三頁，共

15、58頁。三、 進(jìn)行仿真1. 指定仿真器設(shè)置（1）執(zhí)行“Assignments Settings”命令，打開Settings對(duì)話框。（2）在Category列表中選擇Simulator Settings ，則顯示Simulator頁面。（3）若要進(jìn)行功能仿真，則在Simulation欄中選擇Functional；若要進(jìn)行時(shí)序仿真，則在Simulation欄中選擇Timing。此處選擇Functional。（4）指定仿真文件，這里為_3to8decode.vwf。（5）執(zhí)行“Processing Generate Functional Simulation Netlist”命令，生成網(wǎng)表。（6）執(zhí)

16、行“Processing Start Simulation”命令，開始仿真。（7）仿真完后，選擇Y節(jié)點(diǎn)，右鍵Properties把Radix改為Binary可以更好的觀察(gunch)結(jié)果。#第44頁/共58頁第四十四頁，共58頁。第45頁/共58頁第四十五頁，共58頁。第46頁/共58頁第四十六頁，共58頁。移動(dòng)藍(lán)色的參考(cnko)線，在Value域觀察對(duì)應(yīng)時(shí)刻各輸出的邏輯狀態(tài)值是否正確。小提示小提示#第47頁/共58頁第四十七頁，共58頁。狀態(tài)圖第48頁/共58頁第四十八頁，共58頁。續(xù)右 Q=Q; else/計(jì)數(shù)(j sh) Q New Project Wizard”，打開Introd

17、uction對(duì)話框。單擊“Next”。輸入工作目錄文件夾名、工程名、頂層文件名，此處都為counter6即可；點(diǎn)擊“Next” 。#第50頁/共58頁第五十頁，共58頁。在安裝目錄counter6文件夾下選擇counter6.v文件，單擊“Add”按鈕添加文件；其他步驟默認(rèn)，直接點(diǎn)“Finish”完成工程環(huán)境(hunjng)建立。#第51頁/共58頁第五十一頁，共58頁。1. 建立一個(gè)仿真文件（.vwf） （1）執(zhí)行FileNew命令在New對(duì)話框中選擇Verification/Debugging Files標(biāo)簽，文件類型選擇“Vector Waveform File”；單擊OK，則打開一個(gè)空

18、的波形編輯器窗口。（2）設(shè)置仿真的結(jié)束時(shí)間(shjin) ，執(zhí)行“ EditEnd Time” ，默認(rèn)為1s即 可。#第52頁/共58頁第五十二頁，共58頁。（5）在波形文件(wnjin)中添加節(jié)點(diǎn) 在波形編輯器左邊Name列雙擊左鍵，則彈出對(duì)話框Insert Node or Bus，在其中選擇“Node Finder”按鈕。在Node Finder界面中，在Filter列表中選擇Pins: all，在Named欄中鍵入“*”，然后單擊List按鈕，則在“Nodes Found”中會(huì)出現(xiàn)所有節(jié)點(diǎn)名。在Node Found欄中選擇全部節(jié)點(diǎn)，單擊右箭頭，將所選擇節(jié)點(diǎn)送入“Selected Nodes”欄中。單擊“OK”，則