第8章可編程邏輯器件

1、第八章第八章 可編程邏輯器件可編程邏輯器件8.1 概述 8.2 現(xiàn)場可編程邏輯陣列（FPLA）8.3 可編程陣列邏輯（PAL） 8.4 通用陣列邏輯（GAL）8.5 可擦除的可編程邏輯器件（EPLD）8.6 現(xiàn)場可編程門陣列（FPGA）8.7 PLD的編程8.8 在系統(tǒng)可編程邏輯器件（ISP教學(xué)內(nèi)容與重點：本章的重點在于介紹PLD的特點和應(yīng)用。重點內(nèi)容有：1PLD的基本特征、分類以及每種類型的特點2用PLD設(shè)計邏輯電路的過程和需要用的開發(fā)工具。 PLD內(nèi)部的詳細(xì)結(jié)構(gòu)和工作過程不是教學(xué)重點。Filed Programmable Logic,Array)PLA,Programmable Logic

2、 Array)通用型（中小規(guī)模）專用型(ASIC,Application Specific Integrated Circuit)可編程邏輯器件（PLD,Programmable Logic Device)現(xiàn)場可編程邏輯陣列(FPLA,可編程邏輯陣列（通用陣列邏輯(GAL,Gener(EPLD,Erasable (FPGA,Flied Programmable Gate Array ) (ISP-PLD,In System Programmable PLD)ic Array Logic)可擦洗的可編程邏輯器件 Programmable Logic Device現(xiàn)場可編程門陣列在線可編程器件數(shù)字

3、集成電路可編程邏輯器件圖8.1.1 PLD電路中門電路的慣用畫法（a）與門（b）輸出恒等于0的與門（c）或門（d）互補輸出的緩沖器（e）三態(tài)輸出的緩沖器8.2 現(xiàn)場可編程邏輯陣列（FPLA） 任何一個邏輯函數(shù)都可以寫成與或表達(dá)式的形式。所以FPLA由可編程的與陣列和或陣列以及輸出緩沖電路構(gòu)成。如圖8.2.1圖8.2.1 FPLA的基本電路結(jié)構(gòu)3210YABCDABCDYACBDYABYCD1.FPLA基本結(jié)構(gòu) FPLA的規(guī)格用輸入變量數(shù)、與陣列輸出端數(shù)和或陣列輸出端數(shù)的乘積來表示。具有熔絲和疊柵注入式MOS兩種編程單元。如： 82S100是一個雙極型熔絲編程單元，其規(guī)格為16488為了控制輸出

4、的極性，還經(jīng)常采用帶可編程異或的輸出結(jié)構(gòu)，如圖8.2.2.圖8.2.2 FPLA的異或輸出結(jié)構(gòu)XOR=1，倒相XOR=0，不倒相2.時序邏輯型FPLA基本結(jié)構(gòu)圖8.2.3 時序邏輯型 FPLA的電路結(jié)構(gòu)MPR/OE功能00輸出選通01輸出選通觸發(fā)器清010輸出選通11輸出禁止可編程模式8.3 可編程陣列邏輯（PAL） PAL是70年代后期開始推出的一種PLD器件，采用雙極型工藝，熔絲編程。 8.3.1 PAL器件的基本電路結(jié)構(gòu)圖8.3.1 PAL器件的基本電路結(jié)構(gòu)圖8.3.2 編程后的PAL電路11232341341242121233441121211212YI I II I II I II

5、I IYI II II II IYI II IYI II I(8.3.1)8.3.2 PLA的幾種輸出電路結(jié)構(gòu)和反饋形式一、專用輸出結(jié)構(gòu)圖8.3.3 具有互補輸出的專用輸出結(jié)構(gòu)這種專用輸出結(jié)構(gòu)只能用來編程產(chǎn)生組合邏輯電路。常用器件有：PAL10H8,PAL14H4PAL10L8,PAL14L4PAL16C1,二、可編程輸入輸出結(jié)構(gòu)圖8.3.4 PAL的可編程輸入/輸出結(jié)構(gòu)高阻輸出時，I/O可做輸入端使用例如PAL16L8、PAL20L10等圖8.3.5 帶有異或門的可編程 輸入/輸出結(jié)構(gòu)三、寄存器輸出結(jié)構(gòu)圖8.3.6 PAL的寄存器輸出結(jié)構(gòu) 利用寄存器輸出結(jié)構(gòu)PAL芯片，可以方便的構(gòu)成各種時序

6、電路。常用芯片有PAL16R4、PAL16R6、PAL16R8等。四、異或輸出結(jié)構(gòu)圖8.3.7 PAL的異或輸出結(jié)構(gòu)常用芯片有PAL204、PAL208、PAL2010等。I1Q1I12112Q IQ I 五、運算選通反饋結(jié)構(gòu)圖8.3.8 PAL的運算選通反饋結(jié)構(gòu)ABABABAB圖8.3.9 產(chǎn)生16種算術(shù)、邏輯運算的編程情況 當(dāng)采用PAL16R4時，觸發(fā)器的輸出和表8.3.2中Y信號反相，轉(zhuǎn)換后得到表8.3.3.化簡后得到狀態(tài)方程組為圖8.3.11 例 8.3.2輸出狀態(tài)的卡諾圖13nQ12nQ11nQ10nQ3210CQ Q QQ因此得到D觸發(fā)器的驅(qū)動方程輸出方程(8.3.4)(8.3.5

7、)編程后的PAL16R4如圖8.3.12圖8.3.12 例 8.3.2中編程后的PAL16R4的邏輯圖8.4 通用陣列邏輯（GAL） 為了克服PAL器件存在的缺點LATTICE公司于1985年首先推出了另一種新型的可編程邏輯器件通用陣列邏輯GAL。GAL采用電可擦除的CMOS（E2CMOS）制作，可以用電壓信號擦除并可重新編程。GAL器件的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC（系 Output Logic Macro Cell的縮寫）。通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，這樣就可以用同一種型號的GAL器件實現(xiàn)PAL器件所有的各種輸出電路工作模式，從而增強了器件的通用性。8.4.1

8、GAL電路結(jié)構(gòu)（以GAL16V8為例）1. 基本結(jié)構(gòu)圖8.4.1 GAL16V8的電路結(jié)構(gòu)圖3264位可編程與陣列 8個OLMC邏輯宏單元8個輸入緩沖器8個三態(tài)輸出緩沖器8個反饋/輸入緩沖器組成或陣列的8個或門包括在8個OLMC中2. 編程單元每個與陣列的編程交叉點上，都是E2MOS編程單元。如圖圖8.4.2 由3個編程單元構(gòu)成的與門圖8.4.3 GAL16V8編程單元的地址分配移位脈沖編程數(shù)據(jù)輸入32行與陣列，每行對應(yīng)64位編程點電子標(biāo)簽，存放各種編程信息，如器件編號、編程日期、電路名稱、編程次數(shù)等設(shè)定OLMC的工作模式和64個乘積項的禁止加密編程后，不能讀出驗證和進(jìn)一步編程（對應(yīng)64個與項

9、）8.4.2 輸出邏輯宏單元OLMC 1. OLMC的基本結(jié)構(gòu)圖8.4.4 OLMC的結(jié)構(gòu)框圖三態(tài)控制選擇反饋數(shù)據(jù)選擇第一乘積項選擇輸出模式選擇圖8.4.5 GAL16V8結(jié)構(gòu)控制字的組成 異或門用于控制輸出函數(shù)的極性。當(dāng)XOR（n）=0時，異或門的輸出和或門的輸出同相；當(dāng)XOR（n）=1時，異或門的輸出和或門的輸出相位相反。 輸出電路結(jié)構(gòu)的形式受4個數(shù)據(jù)選擇器控制。 輸出數(shù)據(jù)選擇器OMUX是2選1數(shù)據(jù)選擇器，它根據(jù)ACO和AC1(n)的狀態(tài)決定OLMC是工作在組合輸出模式還是寄存器輸出模式。 乘積項數(shù)據(jù)選擇器PMUX也是2選1數(shù)據(jù)選擇器，它根據(jù)ACO、AC1(n)的狀態(tài)決定來自與邏輯陣列的第

10、一乘積項是否作為或門的一個輸人。 三態(tài)數(shù)據(jù)選擇器TSMUX用來選擇三態(tài)的控制方式，如表8.4.1反饋數(shù)據(jù)選擇器FMUX用來選擇反饋信號，如表8.4.2（m）是相鄰OLMC的編號。2. OLMC的工作模式圖8.4.6 OLMC5種工作模式下的簡化電路（圖中NC表示不連接）（a）專用輸入模式 （b）專用組合輸出模式 （c）反饋組合輸出模式 （d）時序電路中的組合輸出模式 （e）寄存器輸出模式8.4.3 GAL 輸入特性與輸出特性1.輸入特性圖8.4.7 GAL的輸入緩沖器電路RC組成噪音濾波網(wǎng)絡(luò)T1靜電保護(hù)電路T2、T3和T4、T5組成兩級反相器1.輸入特性圖8.4.8 GAL的輸出緩沖器電路特點

11、輸出采用NMOS結(jié)構(gòu)沒有鎖定效應(yīng)輸出是軟開關(guān)特性，減小了動態(tài)尖峰電流驅(qū)動能力較大圖8.4.9 GAL的靜態(tài)輸出特性（a）輸出為高電平時（b）輸出為低電平時8.5 可擦除的可編程邏輯器件（EPLD） 8.5.1 EPLD的基本結(jié)構(gòu)和特點 它采用CMOS和UVEPROM藝制作，集成度比 PAL和 GAL器件高得多，其產(chǎn)品多半都屬于高密度PLD。所以 EPLD具有 CMOS器件低功耗、高噪聲容限的優(yōu)點。 因為采用了 UVEPROM工藝，以疊柵注人 MOS管作為編程單元，所以不僅可靠性高、可以改寫，而且集成度高、造價便宜。目前EPLD產(chǎn)品的集成度最高已達(dá)1萬門以上。 輸出部分采用了類似于GAL器件的可

12、編程的輸出邏輯宏單元。EPLD的OLMC不僅吸收了GAL器件輸出電路結(jié)構(gòu)可編程的優(yōu)點，而且還增加了對OLMC中觸發(fā)器的預(yù)置數(shù)和異步置零功能。因此，EPLD要比GAL更具靈活性。 為了提高與一或邏輯陣列中乘積項的利用率，有些EPLD的或邏輯陣列部分也引人了可編程邏輯結(jié)構(gòu)。圖8.5.1 AT22V10的電路結(jié)構(gòu)框圖8.5.2 EPLD 的與-或邏輯陣列特點：每組乘積項的數(shù)目不完全相等；提高乘積項的利用率。將每組乘積項分為兩部分，產(chǎn)生兩個邏輯函數(shù)?？赏ㄟ^編程可使沒部分單獨使用，也可產(chǎn)生一個與項更多的與-或項?？梢酝ㄟ^編程實現(xiàn)與項的共享。圖8.5.2 每組乘積項分為兩部分的可編程結(jié)構(gòu)圖8.5.3 與或

13、邏輯陣列的乘積項共享結(jié)構(gòu)8.5.3 EPLD的輸出邏輯宏單元（OLMC） 1. AT22V10的OLMC電路結(jié)構(gòu)圖圖8.5.4 AT22V10的OLMC電路結(jié)構(gòu)圖MUX1完成組合邏輯輸出和寄存器輸出組態(tài)XOR實現(xiàn)輸出極性選擇MUX2完成反饋信號的選擇同步預(yù)置異步置0AT22V10的所有觸發(fā)器都是同步工作的，AR、SP可由一個可編程的乘積項提供。2. ATV750的OLMC電路結(jié)構(gòu)圖圖8.5.5 ATV750的OLMC電路結(jié)構(gòu)圖獨立編程，觸發(fā)器異步工作8.6 現(xiàn)場可編程門陣列（FPGA） 8.6.1 FPGA的基本結(jié)構(gòu) 由三種若干獨立的可編程模塊和一個存放編程數(shù)據(jù)的靜態(tài)存儲器構(gòu)成。密度很高，可達(dá)

14、3萬門/片以上。三種模塊是： 輸入/輸出模塊IOB（I/O Block） 通過編程，可根據(jù)需要設(shè)置為輸入或輸出 可編程邏輯模塊CLB（Configurable Logic Block) 包含組合邏輯電路和觸發(fā)器，通過編程，可實現(xiàn)規(guī)模不 大的組合電路和時序電路 互連資源（Interconnect Resource) 布線區(qū)由不同類型的金屬線、可編程開關(guān)矩陣、可編程 接點，通過編程，實現(xiàn)各模塊間的方便連接。圖8.6.1 FPGA的基本結(jié)構(gòu)框圖 靜態(tài)存儲器中的數(shù)據(jù)是決定各模塊工作狀態(tài)的編程數(shù)據(jù)，每個存儲單元如下：圖8.6.2 FPGA內(nèi)靜態(tài)存儲器的存儲單元FPGA的特點FPGA的這種CLB陣列結(jié)構(gòu)形

15、式克服了PAL等PLD中那種固定的與一或邏輯陣列結(jié)構(gòu)的局限性，在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時顯得更加靈活。同時，由于加大了可編程 1O端的數(shù)目，也使得各引腳信號的安排更加方便和合理。 它的信號傳輸延遲時間不是確定的。在構(gòu)成復(fù)雜的數(shù)字系統(tǒng)時一般總要將若干個CLB組合起來才能實現(xiàn)。而由于每個信號的傳輸途徑各異，所以傳輸延遲時間也就不可能相等。這不僅會給設(shè)計工作帶來麻煩，而且也限制了器件的工作速度。由于FPGA中的編程數(shù)據(jù)存儲器是一個靜態(tài)隨機存儲器結(jié)構(gòu)，所以斷電后數(shù)據(jù)便隨之丟失。因此，每次開始工作時都要重新裝載編程數(shù)據(jù)，并需要配備保存編程數(shù)據(jù)的EPROM。而且要讀出并送到FPGA的SRAM中，因

16、而不便于保密。8.6.2 FPGA的IOB和CLB（以XC2064為例） 一、IOB XC2064具有56個可編程的I/O口，每個I/O口如圖8.6.3所示。圖8.6.3 XC2064的IOB電路G2的閾值是可編程的XC2064中共用CLKG1禁止時，為輸入方式，G1工作時為輸出方式二、CLB XC2064具有64個可編程的CLB，排列成88矩陣，每個CLB包含組合和存儲電路以及控制電路，如圖8.6.4所示。圖8.6.4 XC2064的CLB電路 組合邏輯是4入-2出的通用模塊，可通過編程，實現(xiàn)四變量、兩個三變量、五變量的三種不同組態(tài)的邏輯函數(shù)，如圖8.6.5圖8.6.5 XC2064中CLB

17、的3種組態(tài)（a）四變量任意函數(shù) ;（b）兩個三變量任意函數(shù);（c）五變量邏輯函數(shù) 這種通用邏輯模塊由N溝道MOS管和CMOS反相器組成，輸出與輸人間的邏輯函數(shù)關(guān)系由一組編程控制信號決定。將編程控制信號與函數(shù)對應(yīng)關(guān)系列成函數(shù)表，在編程過程中通過查表即可找出所需的編程數(shù)據(jù)。 下面通過分析一個二輸人變量的通用邏輯模塊的邏輯功能來說明這種查詢表方式的工作原理。圖866所示電路是用NMOS管構(gòu)成的通用邏輯模塊，A、B是兩個輸人變量，F(xiàn)為輸出邏輯函數(shù)，C0、C1、C2、C3是編程控制信號。圖8.6.6 二變量通用邏輯模塊的原理圖 從圖中可以看出，它實際上是一個用數(shù)據(jù)選擇器，實現(xiàn)的邏輯函數(shù)，把控制地址AB做

18、為了輸入變量。 在C0C1C2C3的16種不同取值下，得到A和B的16種函數(shù)關(guān)系，如表8.6.1所示。0123FABCABCABCABC圖8.6.7 XC2064中CLB的存儲電路異步置位信號可以從輸入變量A和組合電路輸出F當(dāng)中選擇，F(xiàn)信號還是觸發(fā)器的輸入信號。 時鐘信號由MUXI給出，既可選擇片內(nèi)公共時鐘CLK，工作在同步方式；又可以選擇組合電路的輸出G或輸人變量C，工作在異步方式。 用MUX2還可以選擇用時鐘的上升(下降)沿（或高(低)電平觸發(fā)。MUX4可以選組合電路輸出G，也可以選輸人變量D作為異步置零信號。 CLB中存儲電路的結(jié)構(gòu)如圖8.6.7所示，它只包含一個觸發(fā)器（在XC3000和

19、XC4000系列FPGA器件中，每個CLB中有兩個觸發(fā)器） 8.6.3 FPGA的互連資源 FPGA內(nèi)有金屬線、開關(guān)矩陣SM（Switching Matrices)和可編程連接點PIP(Programmable Interconnect Points)三類互連資源。圖8.6.8 FPGA內(nèi)部的互連資源圖8.6.9 開關(guān)矩陣和可編程連接點圖8.6.10 利用水平和垂直通用連線和開關(guān)矩陣實現(xiàn)連接圖8.6.11 用直接連線實現(xiàn)連接8.6.4 編程數(shù)據(jù)的加載 將編程數(shù)據(jù)寫人FPGA內(nèi)部編程數(shù)據(jù)存儲器稱為裝載。整個裝載過程是在FPGA內(nèi)的控制電路操作下自動進(jìn)行的。下面仍以XC2000系列FPGA為例，說

20、明裝載的過程。 裝載的操作有不同模式，由模式選擇信號M0、M1及M2指定，有主、從模式之分和數(shù)據(jù)并行輸人、串行輸人模式之分。 圖8612（a）是“主并模式”裝載的電路圖。 XC2064引腳功能的設(shè)置情況如下。A0A15是地址代碼輸出端，裝載開始便自動地順序輸出地址代碼(可設(shè)置成從0000開始遞增，或從FFFF遞減)給EPROM。 D 0D7，是數(shù)據(jù)輸人端，接收來自EPROM的編程數(shù)據(jù)。裝載完成后A0A15 ，D 0D7 都可作為用戶可編程的1O引腳用。 M0、M1、和M2給出裝載模式選擇信號。 M0是專用引腳， M1是裝載結(jié)束后的I/O腳之一， M2是回讀信號端。 DOUT是數(shù)據(jù)輸出端， 在裝

21、載過程中，寫人數(shù)據(jù)的同時就把數(shù)據(jù)又變成串行數(shù)據(jù)從DOUT端輸出，可作為另一片 FPGA的串行數(shù)據(jù)輸人。裝載結(jié)束后它也是一個用戶可編程的 I/O端。 HDC和LDC是兩個表示裝載數(shù)據(jù)正在進(jìn)行的信號端，裝載過程中HDC始終為高電平，LDC始終為低電平。裝載完成后它們也是用戶可編程的 1O引腳。 DP為裝載完成信號端。當(dāng)裝載過程結(jié)束，電路進(jìn)人用戶編程設(shè)定的工作狀態(tài)后，D戶變成高電平。如果裝載完成后再令 DP由高電平變?yōu)榈碗娖?，則電路將重新初始化，并重新進(jìn)人裝載過程。 PWRDWN是掉電輸人信號。當(dāng)PWRDWN變成低電平時，電路停止工作，并使所有輸出變?yōu)楦咦钁B(tài)。這時只要器件的供電電源不低于23V，編程

22、數(shù)據(jù)存儲器中的數(shù)據(jù)仍能保留，在PWRDWN返回高電平以后電路還能恢復(fù)原來的工作狀態(tài)。 RESET為復(fù)位信號。如果在裝人數(shù)據(jù)的過程中RESET端，出現(xiàn)低電平輸人信號，則編程數(shù)據(jù)存儲器將被清除，重新開始裝載過程。 CCLK為時鐘引腳。在主并模式下它輸出時鐘信號。這時需要利用外接石英晶體和器件內(nèi)部的反相器構(gòu)成（Pierce）振蕩器，如圖86。13所示、在回讀時CCLK是一個輸人時鐘信號端。 RCLK是另一個輸出時鐘信號，它的頻率為CCLK的18。當(dāng)外接動態(tài)存儲器時，裝載期間作讀信號端使用，一般情況下不用。 A0A15是地址代碼輸出端，裝載開始便自動地順序輸出地址代碼(可設(shè)置成從0000開始遞增，或從

23、FFFF遞減)給EPROM。 D 0D7，是數(shù)據(jù)輸人端，接收來自EPROM的編程數(shù)據(jù)。裝載完成后A0A15 ，D 0D7 都可作為用戶可編程的1O引腳用。M0、M1、和M2給出裝載模式選擇信號。 M0是專用引腳， M1是裝載結(jié)束后的I/O腳之一， M2是回讀信號端。DOUT是數(shù)據(jù)輸出端， 在裝載過程中，寫人數(shù)據(jù)的同時就把數(shù)據(jù)又變成串行數(shù)據(jù)從DOUT端輸出，可作為另一片 FPGA的串行數(shù)據(jù)輸人。裝載結(jié)束后它也是一個用戶可編程的 I/O端。HDC和LDC是兩個表示裝載數(shù)據(jù)正在進(jìn)行的信號端，裝載過程中HDC始終為高電平，LDC始終為低電平。裝載完成后它們也是用戶可編程的 1O引腳。DP為裝載完成信號

24、端。當(dāng)裝載過程結(jié)束，電路進(jìn)人用戶編程設(shè)定的工作狀態(tài)后，D戶變成高電平。如果裝載完成后再令 DP由高電平變?yōu)榈碗娖?，則電路將重新初始化，并重新進(jìn)人裝載過程。PWRDWN是掉電輸人信號。當(dāng)PWRDWN變成低電平時，電路停止工作，并使所有輸出變?yōu)楦咦钁B(tài)。RESET為復(fù)位信號。如果在裝人數(shù)據(jù)的過程中RESET端，出現(xiàn)低電平輸人信號，則編程數(shù)據(jù)存儲器將被清除，重新開始裝載過程。 CCLK為時鐘引腳。在主并模式下它輸出時鐘信號。這時需要利用外接石英晶體和器件內(nèi)部的反相器構(gòu)成（Pierce）振蕩器，如圖86。13所示、在回讀時CCLK是一個輸人時鐘信號端。RCLK是另一個輸出時鐘信號，它的頻率為CCLK的1

25、8。當(dāng)外接動態(tài)存儲器時，裝載期間作讀信號端使用，一般情況下不用。 圖8.6.12 XC2064的主并裝載模式（a）電路接法 （b）寫入數(shù)據(jù)的時序圖圖8.6.13 石英晶體振蕩器電路 在圖8614中畫出了裝載過程的流程圖。接通電源后，內(nèi)部的復(fù)位電路被觸發(fā)，開始清除編程數(shù)據(jù)存儲器。在RESET信號無效的條件下，電路自動檢測M0、M1、M2的狀態(tài)，以確定裝載模式。然后啟動數(shù)據(jù)讀入操作。并行讀入的數(shù)據(jù)在器件內(nèi)部被轉(zhuǎn)換成串行數(shù)據(jù)，并且在DOUT可以同時讀出。裝載完成后DONE變?yōu)楦唠娖剑娐烽_始進(jìn)人用戶邏輯狀態(tài)。如果數(shù)據(jù)讀人過程中出現(xiàn) RESET=0信號，則裝載過程停止，并清除編程存儲器，重新開始裝載過

26、程。圖8.6.14 裝載過程的流程圖8.7 PLD的編程必須采用開發(fā)系統(tǒng)的支持 PLD開發(fā)系統(tǒng)包括軟件和硬件兩部分。軟件大體分為匯編型、編譯型和原理圖收集型。1、開發(fā)系統(tǒng)軟件 早期使用的多為一些匯編型軟件。這類軟件要求以化簡后的與一或邏輯式輸人，不具備自動化簡功能，而且對不同類型PLD的兼容性較差。例如由MMI公司研制的PALASM以及隨后出現(xiàn)的FM（FastMap）等就屬于這一類。 進(jìn)人80年代以后，比較流行的有DataO公司研制的nEL和Logical Device公司的 CUPL。這類軟件輸人的源程序采用專用的硬件描述語言HDL）編寫，有自動化簡和優(yōu)化設(shè)計功能。另外還有電路模擬和自動測試

27、等附加功能。 80年代后期又出現(xiàn)了既可以用高級編程語言輸人，還可以用電路原理圖輸人。例如 DataO公司的 Synario就屬于這樣的軟件。 90年代以來，PLD開發(fā)系統(tǒng)軟件開始向集成化方向發(fā)展。一些生產(chǎn)PLD產(chǎn)品的主要公司都推出了自己的集成化開發(fā)系統(tǒng)軟件（軟件包）。它通過一個設(shè)計程序管理軟件把一些已經(jīng)廣為應(yīng)用的優(yōu)秀PLD開發(fā)軟件集成為一個大的軟件系統(tǒng)，在設(shè)計時技術(shù)人員可以靈活地調(diào)用這些資源完成設(shè)計工作。屬于這種集成化的軟件系統(tǒng)有Xilinx公司的XACTS0，Lattice公司的ISP Synarlo System等。2、開發(fā)系統(tǒng)的硬件 包括計算機和編程器。編程器是對PLD進(jìn)行寫人和擦除的專用裝置，能提供寫人或擦除操作所需要的電源電壓和控制信號，并通過串行接口從計算機接收編程數(shù)據(jù)，最終寫進(jìn)PLD中。 早期生產(chǎn)的編程器往往只適用于一種或少數(shù)幾種類型的PLD產(chǎn)品，而目前生產(chǎn)的編程器都有較強的通用性。 3、PLD的編程步驟第一步，進(jìn)行邏輯抽象。得到邏輯函數(shù)的形式邏輯方程、真值表或狀態(tài)轉(zhuǎn)換表（圖）。 第二步，選定PLD的類型和型號。選