實驗二組合邏輯電路設(shè)計

1、實驗五 組合邏輯電路設(shè)計（此項實驗為設(shè)計性實驗） 設(shè)計性綜合實驗要求：1根據(jù)設(shè)計任務(wù)要求，從單元電路的設(shè)計開始選擇設(shè)計方案。根據(jù)設(shè)計要求和已知條件，計算出元件參數(shù)，并選擇合適的元件，最后畫出總電路圖。2通過安裝調(diào)試，實現(xiàn)設(shè)計中要求的全部功能。3寫出完整的設(shè)計性綜合實驗報告，包括調(diào)試中出現(xiàn)異?，F(xiàn)象的分析和討論。一、實驗?zāi)康?. 掌握組合邏輯電路的設(shè)計方法。2. 能夠熟練的、合理的選用集成電路器件。3提高電路布局、布線及檢查和排除故障的能力。4培養(yǎng)書寫設(shè)計性綜合實驗報告的能力。二、設(shè)計任務(wù)與要求1設(shè)計一個一位半加器和全加器。2設(shè)計一個對兩個兩位無符號的二進制數(shù)M、N比較大小的電路（只要求設(shè)計出M&

2、gt;N的電路）。3對所設(shè)計電路進行連接、驗證，并寫出結(jié)果。三、實驗原理及參考電路組合邏輯電路是最常見的邏輯電路，其特點是在任何時刻電路的輸出信號僅取決于該時刻的輸入信號，而與信號作用前電路原來所處的狀態(tài)無關(guān)。組合邏輯電路設(shè)計的一般步驟如圖5-1所示。 圖51 組合邏輯電路設(shè)計流程圖根據(jù)設(shè)計任務(wù)的要求建立輸入、輸出變量，并列出真值表，然后用邏輯代數(shù)或卡諾圖化簡法求出簡化的邏輯表達式，并按實際選用邏輯門的類型修改邏輯表達式。 根據(jù)簡化后的邏輯表達式，畫出邏輯圖，用標準器件構(gòu)成邏輯電路。最后用實驗來驗證設(shè)計的正確性。 1.組合邏輯電路的設(shè)計過程 用“與非”門設(shè)計一個表決電路。當四個輸入端中有三個或

3、四個為“1”時，輸出端才為“1”。設(shè)計步驟：a.根據(jù)題意列出真值表如表5-1所示，再填入卡諾圖表5-2中。 b.由卡諾圖得出邏輯表達式，并簡化成“與非”的形式 YABCBCDACDABDc.根據(jù)邏輯表達式畫出用“與非門”構(gòu)成的邏輯電路如圖5-2所示。表51 D0000000011111111A0000111100001111B0011001100110011C0101010101010101Y0000000100010111 DA BC000111100001111111101表52 圖52 表決電路邏輯圖d.用實驗驗證邏輯功能在實驗裝置適當位置選定三個14P插座，按照集成塊定位標記插好所選集

4、成塊。按圖5-2接線，輸入端A、B、C、D接至邏輯電平輸出插孔，輸出端Y接邏輯電平顯示輸入插孔，按真值表（自擬）要求，逐次改變輸入變量，測量相應(yīng)的輸出值，驗證邏輯功能，與表5-1進行比較，驗證所設(shè)計的邏輯電路是否符合要求。3一位半加器和全加器如果不考慮來自低位的進位，將兩個二進制數(shù)相加，稱為半加。實現(xiàn)半加運算的電路叫做半加器。A、B是兩個加數(shù)，S是相加的和，CO是向高位的進位。兩個多位二進制數(shù)相加時,除了最低位以外,每一位都應(yīng)該考慮來自低位的進位。將兩個對應(yīng)位的加數(shù)和來自低位的進位3個數(shù)相加，這種運算稱為全加，所用的電路稱為全加器。即每一位全加器有3個輸入端：A、B、CI(低位向本位的進位)，

5、2個輸出端：S和CO(向高位的進位)。4比較器比較兩個多位數(shù)的大小時，可分兩步進行：比較高位，大者則大；高位相等時，比較低位，大者則大。設(shè)兩位數(shù)分別為M =，N =，則。A1>B1的判斷為一位數(shù)值比較，此時，A1=1，B1=0，所以，同理，而，最后得到：，化簡后實現(xiàn)電路。 三、實驗設(shè)備與器件 1. 5V直流電源 2.邏輯電平開關(guān)3. 邏輯電平顯示器 4.直流數(shù)字電壓表 5.各種型號集成門電路四、實驗內(nèi)容 1. 一位半加器設(shè)計電路并連線驗證，要求畫出邏輯圖，并測試其結(jié)果。如果不考慮來自低位的進位，將兩個二進制數(shù)相加，稱為半加。實現(xiàn)半加運算的電路叫做半加器。按圖2-3所示的半加器電路連線，其

6、中、是兩個加數(shù)，分別接邏輯電平輸出插孔，是相加的和，是向高位的進位，分別接邏輯電平顯示輸入插孔，測試半加器邏輯狀態(tài)，并記入表2-3中。邏輯表達式為： 輸 入輸 出AiBiSiCi表53 半加器邏輯狀態(tài)表(b) 邏輯符號 (a) 邏輯圖 圖53 半加器邏輯圖及邏輯符號2. 一位全加器設(shè)計電路并連線驗證，要求畫出邏輯圖，并測試其結(jié)果。兩個多位二進制數(shù)相加時,除了最低位以外,每一位都應(yīng)該考慮來自低位的進位。將兩個對應(yīng)位的加數(shù)和來自低位的進位3個數(shù)相加，這種運算稱為全加，所用的電路稱為全加器。即每一位全加器有3個輸入端： (被加數(shù))、 (加數(shù))、 (低位向本位的進位)，2個輸出端： (和)和 (向高位

7、的進位)。其邏輯表達式為： 按圖5-4連接電路，將、接邏輯電平輸出插孔，、接邏輯電平顯示輸入插孔，測試全加器邏輯狀態(tài)，并記入表5-4中。輸 入輸 出AiBiCi-1SiCi 表54 全加器邏輯狀態(tài)表3. 比較器按設(shè)計電路連線驗證，要求畫出邏輯圖，并測試其結(jié)果。兩位二進制數(shù)比較大小可分兩步進行：比較高位，大者則大；高位相等時，比較低位，大者則大。設(shè)兩位數(shù)分別為M =，N =，則。的判斷為一位數(shù)值比較，此時，所以，同理，而，最后得到：+（）對表達式進行化簡，用與門、與非門、或門和異或門實現(xiàn)電路。 按圖5-5連線，將兩個四位二進制數(shù)接邏輯電平輸出插孔，輸出F接邏輯電平顯示輸入插孔，測試結(jié)果，并記入自擬表格中。圖5