四位全加器的電路和版圖仿真

1、四位全加器的電路和版圖仿真四位全加器的電路和版圖仿真本文內(nèi)容章節(jié)安排n第一章：概述加法器研究背景及意義及本論文的主要工作內(nèi)容。第一章：概述加法器研究背景及意義及本論文的主要工作內(nèi)容。n 第二章：介紹半加器、全加器，設(shè)計原理，在此原理上進(jìn)行推廣，第二章：介紹半加器、全加器，設(shè)計原理，在此原理上進(jìn)行推廣，設(shè)計出串行進(jìn)位加法器，并對其進(jìn)位進(jìn)一步改進(jìn)、優(yōu)化，設(shè)計四位超前設(shè)計出串行進(jìn)位加法器，并對其進(jìn)位進(jìn)一步改進(jìn)、優(yōu)化，設(shè)計四位超前進(jìn)位加法器，然后用數(shù)字電路設(shè)計軟件進(jìn)位加法器，然后用數(shù)字電路設(shè)計軟件Quartus II Quartus II 進(jìn)行了邏輯電路的進(jìn)行了邏輯電路的初步設(shè)計與仿真驗證，初步設(shè)計與

2、仿真驗證，n第三章：用第三章：用S-editS-edit軟件將邏輯電路轉(zhuǎn)化為軟件將邏輯電路轉(zhuǎn)化為CMOSCMOS電路圖，并通過電路圖，并通過T-T-spicespice進(jìn)行仿真實驗，從而驗證了電路的準(zhǔn)確信。進(jìn)行仿真實驗，從而驗證了電路的準(zhǔn)確信。n第四章：通過第四章：通過L-editL-edit繪制出它的版圖，并用繪制出它的版圖，并用LVSLVS對它的版圖與電路對它的版圖與電路圖進(jìn)行了一致性檢測及版圖仿真，進(jìn)一步驗證了設(shè)計的正確性。圖進(jìn)行了一致性檢測及版圖仿真，進(jìn)一步驗證了設(shè)計的正確性。n 最后對本文的設(shè)計進(jìn)行結(jié)論。最后對本文的設(shè)計進(jìn)行結(jié)論。設(shè)計過程 本題目標(biāo)設(shè)計面積小面積小、功耗低功耗低、速度

3、快速度快的最基本電路四位全加器的電路和版圖，并對其性能進(jìn)行仿真。首先設(shè)計半加器、全加器全加器；在此原理上進(jìn)行推廣，設(shè)計出串行進(jìn)位加法器，并對其進(jìn)位進(jìn)一步改進(jìn)、優(yōu)化，利用各位之間的狀態(tài)來預(yù)先產(chǎn)生高位的進(jìn)位信號，設(shè)計出四位超前進(jìn)位加法器并分析了其組成結(jié)構(gòu)、結(jié)構(gòu)參數(shù)以及其工作原理，用數(shù)字設(shè)計軟件Quartus II 進(jìn)行了邏輯電路的初步設(shè)計與仿真驗證。接著用S-edit軟件將邏輯電路轉(zhuǎn)化為CMOS電路圖，并通過T-spice進(jìn)行仿真實驗，從而驗證了電路的準(zhǔn)確性。最后介紹了基于2umCMOS工藝版圖設(shè)計的規(guī)則，通過L-edit繪制出它的版圖，并用LVS對它的版圖與電路圖進(jìn)行了一致性檢測及版圖仿真，進(jìn)一

4、步驗證了設(shè)計的正確性。2.1 基本加法器數(shù)字電子計算機(jī)能進(jìn)行各種信息處理，其中最常用的是各種算數(shù)運算。因為算數(shù)中的加、減、乘、除四則運算，在數(shù)字電路中往往是將其轉(zhuǎn)化為加法運算來實現(xiàn)的，所以加法運算是運算電路的基本單元。能實現(xiàn)二進(jìn)制加法運算的邏輯電路稱為加法器加法器。 半加器由真值表可知：當(dāng)A，B中只有一個為1時，S0=1；當(dāng)A，B同時為1時，C0=1：半加器加器邏輯圖及仿真圖全加器在作二進(jìn)制加法運算時，一般兩個加數(shù)都不會是一位，而是多位的。因此需要考慮從低位來的進(jìn)位，對于半加器而言，即相當(dāng)于3個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器，其真值表參見表2-2所列。 全加器當(dāng)Ai、Bi

5、、Ci-1有兩個以上1就會產(chǎn)生進(jìn)位。當(dāng)A1、B1、C0中有計數(shù)個1，Si為1，偶數(shù)個1為，Si為0。全加器在作二進(jìn)制加法運算時，一般兩個加數(shù)都不會是一位，而是多位的。因此需要考慮從低位來的進(jìn)位，對于半加器而言，即相當(dāng)于3個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器，其真值表參見表2-2所列。 全加器邏輯圖及仿真圖四位串行進(jìn)位加法器串行進(jìn)位加法器是比較簡單、基本的加法器結(jié)構(gòu)，也稱為“行波進(jìn)位加法器”一個四位的串行進(jìn)位加法器要求4個全加器串聯(lián)起來，進(jìn)位輸出位用來作為下一位的進(jìn)位輸入，設(shè)計思路如下： 四位串行進(jìn)位加法器邏輯圖及仿真圖超前進(jìn)位加法器為了提高運算速度，必須設(shè)法減小或消除由于進(jìn)位

6、信號逐級傳遞所消耗的時間，利用各位之間的狀態(tài)來預(yù)先產(chǎn)生高位的進(jìn)位信號，于是制成了超前進(jìn)位加法器。由全加器的真值表及基本加法器的公式可得串行全加器的Si和Ci的邏輯表達(dá)式：四位串行進(jìn)位加法器定義兩個中間變量Gi和Pi：110221332443SPCSPCSPCSPC超前進(jìn)位加法器將以上的公式用邏輯圖表達(dá)如下：超前進(jìn)位加法器為了提高運算速度，必須設(shè)法減小或消除由于進(jìn)位信號逐級傳遞所消耗的時間，利用各位之間的狀態(tài)來預(yù)先產(chǎn)生高位的進(jìn)位信號，于是制成了超前進(jìn)位加法器。由全加器的真值表及基本加法器的公式可得串行全加器的Si和Ci的邏輯表達(dá)式：超前進(jìn)位加法器因為設(shè)計的是四位加法器，其最低位C0為0，所以將四

7、位全加器的進(jìn)位鏈優(yōu)化如下，可大大簡化電路，減少CMOS數(shù)量，以便減少后面版圖的工作量。11222 1333 23 2 1444 34 3 24 3 2 1CGCGP GCGP GP P GCGP GP P GP P P G超前進(jìn)位加法器優(yōu)化后四位超前進(jìn)位加法器進(jìn)位的原理圖如下：用整套Tanner軟件設(shè)計集成電路的流程12如圖所示：反相器的CMOS電路及仿真1.根據(jù)設(shè)計要求劃分功能模塊反相器的CMOS電路及仿真1.根據(jù)設(shè)計要求劃分功能模塊異或門的邏輯及CMOS電路異或門的邏輯及CMOS電路仿真四位串行進(jìn)位加法器的邏輯及CMOS電路、仿真四位串行進(jìn)位加法器的邏輯及CMOS電路圖仿真四位超前進(jìn)位加法器的邏輯和CMOS電路四位超前進(jìn)位加法器的CMOS電路仿真以下為PMOS版圖繪制的步驟：1、繪制N阱