第1章 緒論(eda)

1、 緒緒 論論 1.1 EDA1.1 EDA技術(shù)的涵義技術(shù)的涵義1 1 概念概念：EDAEDA技術(shù)（技術(shù)（Electronic Design Electronic Design Automation)Automation) 以以大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以為設(shè)計(jì)載體，以HDLHDL為系統(tǒng)邏輯描述的主要表達(dá)方式，以為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算計(jì)算機(jī)和相應(yīng)的開發(fā)軟件機(jī)和相應(yīng)的開發(fā)軟件為設(shè)計(jì)工具，自動(dòng)完成用為設(shè)計(jì)工具，自動(dòng)完成用軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的軟件設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯編譯、綜合、布局布線、仿真，直至對特定目標(biāo)芯片綜合、布局布線、仿真，

2、直至對特定目標(biāo)芯片的編程下載等工作，最終形成專用集成芯片的的編程下載等工作，最終形成專用集成芯片的新技術(shù)新技術(shù)。 硬件設(shè)計(jì)軟件化硬件設(shè)計(jì)軟件化2.2.利用利用EDAEDA設(shè)計(jì)電子系統(tǒng)，具有的特點(diǎn)：設(shè)計(jì)電子系統(tǒng)，具有的特點(diǎn)： 用軟件的方式設(shè)計(jì)硬件用軟件的方式設(shè)計(jì)硬件； 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的有關(guān)的開發(fā)軟件開發(fā)軟件自動(dòng)完成的；自動(dòng)完成的； 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)系統(tǒng)可現(xiàn)場編程可現(xiàn)場編程，在線升級(jí)；，在線升級(jí)； 整個(gè)系統(tǒng)整個(gè)系統(tǒng)可集成在一個(gè)芯片上可集成在一個(gè)芯片上，體積小、，體積小

3、、功耗低、可靠性高。功耗低、可靠性高。 EDAEDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。1.2 EDA1.2 EDA技術(shù)的發(fā)展歷程技術(shù)的發(fā)展歷程現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化電子設(shè)計(jì)自動(dòng)化技術(shù)，即技術(shù)，即EDA(ElectronicEDA(Electronic Design Automation) Design Automation)技術(shù)。技術(shù)。u EDAEDA技術(shù)的發(fā)技術(shù)的發(fā)展分為三個(gè)階段展分為三個(gè)階段 2020世紀(jì)世紀(jì)7070年代年代 2020世紀(jì)世紀(jì)8080年代年代 2020世紀(jì)世紀(jì)9090年

4、代年代 從教學(xué)和實(shí)用的角度看，應(yīng)掌握以下內(nèi)容：從教學(xué)和實(shí)用的角度看，應(yīng)掌握以下內(nèi)容：1、大規(guī)?？删幊踢壿嬈骷?；、大規(guī)模可編程邏輯器件；2、硬件描述語言；、硬件描述語言；3、軟件開發(fā)工具；、軟件開發(fā)工具；4、實(shí)驗(yàn)開發(fā)系統(tǒng)。、實(shí)驗(yàn)開發(fā)系統(tǒng)。1.3 EDA1.3 EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容1. 1. 大規(guī)?？删幊踢壿嬈骷笠?guī)模可編程邏輯器件1 1）可編程邏輯器件）可編程邏輯器件( (簡稱簡稱PLD)PLD)是一種是一種由用戶編由用戶編程以實(shí)現(xiàn)某種邏輯功能程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。的新型邏輯器件。2 2）國際上生產(chǎn)）國際上生產(chǎn)FPGA/CPLDFPGA/CPLD的主流公司，并且在的主

5、流公司，并且在國內(nèi)占有市場份額較大的主要是國內(nèi)占有市場份額較大的主要是XilinxXilinx，AlteraAltera，LatticeLattice三家公司。三家公司。3 3）XilinxXilinx公司的公司的FPGAFPGA器件有器件有XC2000XC2000，XC3000XC3000，XC4000XC4000，XC4000EXC4000E，XC4000XLAXC4000XLA，XC5200XC5200系列等，系列等，可用門數(shù)為可用門數(shù)為120012001800018000。4 4）AlteraAltera公司的公司的CPLDCPLD器件有器件有FLEX6000FLEX6000，F(xiàn)LEX

6、8000FLEX8000，F(xiàn)LEX10KFLEX10K，F(xiàn)LEX10KEFLEX10KE系列等，提供系列等，提供門數(shù)為門數(shù)為500050002500025000；5 5）LatticeLattice公司的公司的ISP-PLDISP-PLD器件有器件有ispLSI1000ispLSI1000，ispLSI2000ispLSI2000，ispLSI3000ispLSI3000，ispLSI6000ispLSI6000系列系列等，集成度可多達(dá)等，集成度可多達(dá)2500025000個(gè)個(gè)PLDPLD等效門。等效門。6 6）FPGA FPGA 在結(jié)構(gòu)上主要分為三個(gè)部分，即在結(jié)構(gòu)上主要分為三個(gè)部分，即可編可編

7、程邏輯單元，可編程輸入程邏輯單元，可編程輸入/ /輸出單元輸出單元和和可編程可編程連線連線三個(gè)部分。三個(gè)部分。7 7）CPLDCPLD在結(jié)構(gòu)上主要包括三個(gè)部分，即在結(jié)構(gòu)上主要包括三個(gè)部分，即可編可編程邏輯宏單元，可編程輸入程邏輯宏單元，可編程輸入/ /輸出單元輸出單元和和可編可編程內(nèi)部連線程內(nèi)部連線。2. 2. 硬件描述語言硬件描述語言(HDL)(HDL)1 1）VHDLVHDL：作為作為IEEEIEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。2 2）VerilogHDLVerilogHDL

8、：支持的支持的EDAEDA工具較多，其綜合過程較工具較多，其綜合過程較VHDLVHDL稍簡單，但其在高級(jí)描述方面不如稍簡單，但其在高級(jí)描述方面不如VHDLVHDL。3 3）ABELABEL：可支持各種不同輸入方式的可支持各種不同輸入方式的HDLHDL，被廣泛用，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)。于各種可編程邏輯器件的邏輯功能設(shè)計(jì)。IEEE (The institute of Electrical and Electronics Engineers)（ A） 軟 件 語 言 設(shè) 計(jì) 目 標(biāo) 流 程（ B） 硬 件 語 言 設(shè) 計(jì) 目 標(biāo) 流 程C、 ASM程 序軟 件 程 序 編 譯

9、器COMPILERCPU指 令 /數(shù) 據(jù) 代 碼 ：010010 100010 1100VHDL/VERILOG程 序硬 件 描 述 語 言 綜 合 器COMPILER為 ASIC設(shè) 計(jì) 提 供 的 電 路 網(wǎng) 表 文 件QDJQK （ a） （ b） SYNTHESIZER 3. 3. 軟件開發(fā)工具軟件開發(fā)工具1 1）MAX+plusMAX+plus II II：支持原理圖、支持原理圖、VHDLVHDL和和VerilogVerilog語言文本文件，以及以波形等格式的語言文本文件，以及以波形等格式的文件作為設(shè)計(jì)輸入，并支持這些文件的任意文件作為設(shè)計(jì)輸入，并支持這些文件的任意混合設(shè)計(jì)。混合設(shè)計(jì)。

10、 界面友好，使用方便，被譽(yù)為業(yè)界最易學(xué)易界面友好，使用方便，被譽(yù)為業(yè)界最易學(xué)易用的用的EDAEDA的軟件的軟件 。ispEXPERTispEXPERT：ispEXPERTispEXPERT System System是是ispEXPERTispEXPERT 的主要集成環(huán)境。通過它可以進(jìn)行的主要集成環(huán)境。通過它可以進(jìn)行VHDLVHDL、VerilogVerilog及及ABELABEL語言的設(shè)計(jì)輸入、綜合、語言的設(shè)計(jì)輸入、綜合、適配、仿真和在系統(tǒng)下載。適配、仿真和在系統(tǒng)下載。 ispEXPERTispEXPERT System System是目前流行的是目前流行的EDAEDA軟件中軟件中最容易掌握

11、的設(shè)計(jì)工具之一，它界面友好，操最容易掌握的設(shè)計(jì)工具之一，它界面友好，操作方便，功能強(qiáng)大。作方便，功能強(qiáng)大。3 3）Foundation SeriesFoundation Series：XilinxXilinx公司最新集公司最新集成開發(fā)的成開發(fā)的EDAEDA工具。是業(yè)界最強(qiáng)大的工具。是業(yè)界最強(qiáng)大的EDAEDA設(shè)計(jì)工設(shè)計(jì)工具之一。具之一。4）Quartus II：是是Altera公司的新近推出的公司的新近推出的EDA軟件工具，其設(shè)計(jì)工具完全支持軟件工具，其設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。第三方的綜合工具，如邏輯

12、綜合器。第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler II有著更好的綜合效果，因此通常有著更好的綜合效果，因此通常建議使用這些工具來完成建議使用這些工具來完成VHDL/Verilog源程源程序的綜合。序的綜合。 EDAEDA軟件系統(tǒng)應(yīng)當(dāng)包含以下子模塊：軟件系統(tǒng)應(yīng)當(dāng)包含以下子模塊： 設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫子模塊、設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫子模塊、分析驗(yàn)證子模塊、綜合仿真子模塊、布局分析驗(yàn)證子模塊、綜合仿真子模塊、布局布線子模塊等。布線子模塊等。1.4 EDA1.4 EDA軟件系統(tǒng)的構(gòu)成軟件系統(tǒng)的構(gòu)成1. 1. 設(shè)計(jì)輸入工具的發(fā)展

13、趨勢設(shè)計(jì)輸入工具的發(fā)展趨勢1)1)早期早期EDAEDA工具設(shè)計(jì)輸入普遍采用原理圖輸入工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，方式，以文字和圖形作為設(shè)計(jì)載體和文件，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到將設(shè)計(jì)信息加載到EDAEDA工具，完成設(shè)計(jì)分析工具，完成設(shè)計(jì)分析工作。工作。2)202)20世紀(jì)世紀(jì)8080年代末，電子設(shè)計(jì)開始采用新的年代末，電子設(shè)計(jì)開始采用新的綜合工具，設(shè)計(jì)描述開始由原理圖設(shè)計(jì)描綜合工具，設(shè)計(jì)描述開始由原理圖設(shè)計(jì)描述轉(zhuǎn)向以述轉(zhuǎn)向以各種硬件描述語言為主各種硬件描述語言為主的編程方的編程方式。式。1.5 EDA1.5 EDA工具的發(fā)展趨勢工具的發(fā)展趨勢EDAEDA公司在公司

14、在9090年代推出一批圖形化免編程的年代推出一批圖形化免編程的設(shè)計(jì)輸入工具，設(shè)計(jì)師用最方便的設(shè)計(jì)方式，設(shè)計(jì)輸入工具，設(shè)計(jì)師用最方便的設(shè)計(jì)方式，如如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計(jì)文件，計(jì)文件，然后由然后由EDAEDA工具自動(dòng)生成綜合所需的工具自動(dòng)生成綜合所需的硬件描述語言文件。硬件描述語言文件。2. 2. 具有混合信號(hào)處理能力的具有混合信號(hào)處理能力的EDAEDA工具工具2020世紀(jì)世紀(jì)9090年代以來年代以來EDAEDA工具廠商都比較重工具廠商都比較重視視數(shù)數(shù)/ /?；旌闲盘?hào)設(shè)計(jì)工具?；旌闲盘?hào)設(shè)計(jì)工具的開發(fā)。對數(shù)字的開發(fā)。對數(shù)字信號(hào)的語言描述，信號(hào)的語

15、言描述，IEEEIEEE已經(jīng)制定了已經(jīng)制定了VHDLVHDL標(biāo)準(zhǔn)，標(biāo)準(zhǔn)，對模擬信號(hào)的語言正在制定對模擬信號(hào)的語言正在制定AHDLAHDL標(biāo)準(zhǔn)。標(biāo)準(zhǔn)。3. 3. 更為有效的仿真工具的發(fā)展更為有效的仿真工具的發(fā)展v在整個(gè)電子設(shè)計(jì)過程中仿真是花費(fèi)時(shí)間最多在整個(gè)電子設(shè)計(jì)過程中仿真是花費(fèi)時(shí)間最多的工作也是占用的工作也是占用EDAEDA工具資源最多的一個(gè)環(huán)節(jié)。工具資源最多的一個(gè)環(huán)節(jié)。v系統(tǒng)級(jí)仿真驗(yàn)證系統(tǒng)的功能，電路級(jí)仿真驗(yàn)系統(tǒng)級(jí)仿真驗(yàn)證系統(tǒng)的功能，電路級(jí)仿真驗(yàn)證系統(tǒng)的性能，證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。度。EDA的工程的工程 設(shè)計(jì)流程設(shè)計(jì)流程1.7.1 1.7.1 數(shù)字

16、系統(tǒng)的設(shè)計(jì)模型數(shù)字系統(tǒng)的設(shè)計(jì)模型1.7 1.7 數(shù)字系統(tǒng)的設(shè)計(jì)數(shù)字系統(tǒng)的設(shè)計(jì) 數(shù)字系統(tǒng)指的是交互式的、以離散形式表示的具數(shù)字系統(tǒng)指的是交互式的、以離散形式表示的具有存儲(chǔ)、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。有存儲(chǔ)、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。 普遍采用的模型就是根據(jù)數(shù)字系統(tǒng)的定義，將整個(gè)系普遍采用的模型就是根據(jù)數(shù)字系統(tǒng)的定義，將整個(gè)系統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)，控制子系統(tǒng)，如圖如圖1.21.2所示。所示。圖圖1.2 1.2 數(shù)字系統(tǒng)的設(shè)計(jì)模型數(shù)字系統(tǒng)的設(shè)計(jì)模型 控制子系統(tǒng)外部控制系統(tǒng)時(shí)鐘控制與條件信號(hào)數(shù)據(jù)輸

17、入數(shù)據(jù)輸出數(shù)據(jù)處理子系統(tǒng)設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，采用該模型的優(yōu)點(diǎn)是：設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，采用該模型的優(yōu)點(diǎn)是：(1) (1) 使設(shè)計(jì)者面對的電路規(guī)模減小，二者可以分使設(shè)計(jì)者面對的電路規(guī)模減小，二者可以分別設(shè)計(jì)。別設(shè)計(jì)。(2) (2) 由于數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較由于數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來后，可突出設(shè)計(jì)重點(diǎn)。復(fù)雜，將其獨(dú)立劃分出來后，可突出設(shè)計(jì)重點(diǎn)。(3) (3) 邏輯分工清楚，任務(wù)明確，這可以使電路的邏輯分工清楚，任務(wù)明確，這可以使電路的設(shè)計(jì)，調(diào)試和故障處理都比較方便。設(shè)計(jì)，調(diào)試和故障處理都比較方便。1.7.2 1.7.2 數(shù)字系統(tǒng)的設(shè)計(jì)方法數(shù)字系統(tǒng)的設(shè)計(jì)

18、方法數(shù)字系統(tǒng)設(shè)計(jì)有多種方法，如模塊設(shè)計(jì)法、數(shù)字系統(tǒng)設(shè)計(jì)有多種方法，如模塊設(shè)計(jì)法、自頂向自頂向下設(shè)計(jì)法下設(shè)計(jì)法和自底向上設(shè)計(jì)法等。和自底向上設(shè)計(jì)法等。采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn)采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn): : (1) (1) 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。對設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)對設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣。由于高層設(shè)計(jì)同器件無關(guān)，設(shè)計(jì)易的邏輯思維習(xí)慣。由于高層設(shè)計(jì)同器件無關(guān)，設(shè)計(jì)易于在各種可編程器件之間移植。于在各種可編程器件之間移植。 (2) (2) 適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。適

19、合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。傳統(tǒng)電子設(shè)計(jì)技術(shù)傳統(tǒng)電子設(shè)計(jì)技術(shù)v自底向上的設(shè)計(jì)方法自底向上的設(shè)計(jì)方法v選擇元器件選擇元器件構(gòu)成系統(tǒng)構(gòu)成系統(tǒng)調(diào)試電路調(diào)試電路v例如設(shè)計(jì)一個(gè)例如設(shè)計(jì)一個(gè)6進(jìn)制的加法計(jì)數(shù)器進(jìn)制的加法計(jì)數(shù)器v選擇器件：選擇器件：JK觸發(fā)器、觸發(fā)器、T觸發(fā)器、觸發(fā)器、D觸發(fā)器觸發(fā)器v狀態(tài)圖、卡諾圖化簡、畫出原理圖、搭建電狀態(tài)圖、卡諾圖化簡、畫出原理圖、搭建電路、調(diào)試路、調(diào)試傳統(tǒng)電子設(shè)計(jì)技術(shù)設(shè)計(jì)步驟傳統(tǒng)電子設(shè)計(jì)技術(shù)設(shè)計(jì)步驟根據(jù)技術(shù)要求選擇相應(yīng)元器件裝配調(diào)試畫出印刷板畫出電原理圖設(shè)計(jì)完成正確有錯(cuò)6進(jìn)制加法進(jìn)制加法計(jì)數(shù)器計(jì)數(shù)器狀態(tài)轉(zhuǎn)移圖狀態(tài)轉(zhuǎn)移圖0000010101011000111111106進(jìn)

20、制加法計(jì)數(shù)器電路圖進(jìn)制加法計(jì)數(shù)器電路圖EDA設(shè)計(jì)6進(jìn)制加法計(jì)數(shù)器entity conter isport(clk:in std_logic; cout:buffer integer range 5 downto 0 );end conter;architecture behavior of conter isbeginProcess (clk)beginif clkevent and clk=1 then if cout=5 then cout=0; else cout=cout+1; end if;end if;end process;end behavior;系統(tǒng)的工作流程系統(tǒng)的工作流程計(jì)

21、算機(jī)（安裝有Quartus)開發(fā)系統(tǒng)CPLD/FPGA下載板I/O實(shí)驗(yàn)板USB在計(jì)算機(jī)里完成電路編輯、電路仿真、芯片定義在計(jì)算機(jī)里完成電路編輯、電路仿真、芯片定義利用利用USB連接線使下載板與計(jì)算機(jī)連接連接線使下載板與計(jì)算機(jī)連接,完成下載完成下載在在I/O實(shí)驗(yàn)板上進(jìn)行實(shí)驗(yàn)，來驗(yàn)證編輯的芯片實(shí)驗(yàn)板上進(jìn)行實(shí)驗(yàn)，來驗(yàn)證編輯的芯片1.7.3 1.7.3 數(shù)字系統(tǒng)的設(shè)計(jì)步驟數(shù)字系統(tǒng)的設(shè)計(jì)步驟v1 1系統(tǒng)任務(wù)分析系統(tǒng)任務(wù)分析v2 2確定邏輯算法確定邏輯算法v3 3建立系統(tǒng)及子系統(tǒng)模型建立系統(tǒng)及子系統(tǒng)模型v4 4系統(tǒng)系統(tǒng)( (或模塊或模塊) )邏輯描述邏輯描述v5 5邏輯電路級(jí)設(shè)計(jì)及系統(tǒng)仿真邏輯電路級(jí)設(shè)計(jì)及

22、系統(tǒng)仿真v6 6系統(tǒng)的物理實(shí)現(xiàn)系統(tǒng)的物理實(shí)現(xiàn) 根據(jù)利用EDA技術(shù)所開發(fā)的產(chǎn)品的最終主要硬件構(gòu)成來分，EDA技術(shù)的應(yīng)用發(fā)展常表現(xiàn)為如下幾種形式：1、CPLD/FPGA系統(tǒng)：使用EDA技術(shù)開發(fā)CPLD/FPGA，使自行開發(fā)的CPLD/FPGA作為電子系統(tǒng)、控制系統(tǒng)、信息處理系統(tǒng)的主體。1.8 1.8 EDAEDA技術(shù)的應(yīng)用形式技術(shù)的應(yīng)用形式2 2、“CPLD/FPGA+MCUCPLD/FPGA+MCU”系統(tǒng)系統(tǒng)：使用使用EDAEDA技術(shù)技術(shù)與單片機(jī)相接結(jié)合，使自行開發(fā)的與單片機(jī)相接結(jié)合，使自行開發(fā)的CPLD CPLD / FPGA+MCU / FPGA+MCU 作為電子系統(tǒng)、控制系統(tǒng)、作為電子系統(tǒng)

23、、控制系統(tǒng)、信息處理系統(tǒng)的主體。信息處理系統(tǒng)的主體。3 3、“CPLD/FPGA+CPLD/FPGA+專用專用DSPDSP處理器處理器”系統(tǒng)：系統(tǒng)：將將EDAEDA技術(shù)與技術(shù)與DSPDSP專用處理器配合使用，專用處理器配合使用，使自行開發(fā)的使自行開發(fā)的“CPLD/FPGA+CPLD/FPGA+專用專用DSPDSP處理處理器器”，構(gòu)成一個(gè)數(shù)字信號(hào)處理系統(tǒng)的整，構(gòu)成一個(gè)數(shù)字信號(hào)處理系統(tǒng)的整體。體。 現(xiàn)代現(xiàn)代DSP設(shè)計(jì)設(shè)計(jì)技術(shù)簡介技術(shù)簡介DSP設(shè)計(jì)技術(shù)演進(jìn)(1)專用數(shù)字信號(hào)處理機(jī)專用數(shù)字信號(hào)處理機(jī)數(shù)字信號(hào)處理器數(shù)字信號(hào)處理器DSP超大規(guī)?？删幊逃布?shí)現(xiàn)超大規(guī)?？删幊逃布?shí)現(xiàn)專用數(shù)字信號(hào)處理機(jī)專用數(shù)字

24、信號(hào)處理機(jī)（早期）（早期）如如FFT機(jī)，只適用于某一特定的信號(hào)處理應(yīng)用機(jī)，只適用于某一特定的信號(hào)處理應(yīng)用。優(yōu)點(diǎn)：優(yōu)點(diǎn)：速度快、實(shí)時(shí)性強(qiáng)速度快、實(shí)時(shí)性強(qiáng)缺點(diǎn)：缺點(diǎn)：系統(tǒng)規(guī)模小、通用性差、電路不靈活系統(tǒng)規(guī)模小、通用性差、電路不靈活 無法面向用戶，按照用戶的要求改變設(shè)無法面向用戶，按照用戶的要求改變設(shè) 計(jì)結(jié)構(gòu)，和功能特性計(jì)結(jié)構(gòu)，和功能特性DSP設(shè)計(jì)技術(shù)演進(jìn)(2)數(shù)字信號(hào)處理器（DSP） 如如TI公司的公司的TMS320系列。系列。 適用于語音處理、窄帶通信、低速圖像處理。適用于語音處理、窄帶通信、低速圖像處理。優(yōu)點(diǎn)：優(yōu)點(diǎn)：速度快、軟件實(shí)現(xiàn)、靈活性高、便于實(shí)現(xiàn)復(fù)雜算法速度快、軟件實(shí)現(xiàn)、靈活性高、便于實(shí)

25、現(xiàn)復(fù)雜算法缺點(diǎn)：缺點(diǎn)：實(shí)時(shí)性差（但在多數(shù)情況下滿足要求。也推出了高實(shí)時(shí)性差（但在多數(shù)情況下滿足要求。也推出了高 性能的性能的DSP，如，如TI的的C6x系列系列）DSP設(shè)計(jì)技術(shù)演進(jìn)(3)超大規(guī)?？删幊逃布?shí)現(xiàn)（超大規(guī)?？删幊逃布?shí)現(xiàn)（FPGA） 如如Altera公司的公司的APEX、APEX II、Stratix系列等，開系列等，開 發(fā)工具包為發(fā)工具包為DSP Builder。 適用于寬帶通信、高速圖像處理。適用于寬帶通信、高速圖像處理。優(yōu)點(diǎn)：優(yōu)點(diǎn)：速度最快、可編程邏輯實(shí)現(xiàn)、靈活性高、實(shí)時(shí)性強(qiáng)速度最快、可編程邏輯實(shí)現(xiàn)、靈活性高、實(shí)時(shí)性強(qiáng)缺點(diǎn)：缺點(diǎn)：同同DSP軟件相比，實(shí)現(xiàn)相同算法需要更高成本。

26、軟件相比，實(shí)現(xiàn)相同算法需要更高成本。 但在高速、實(shí)時(shí)性要求的應(yīng)用中，如軟件無線電的但在高速、實(shí)時(shí)性要求的應(yīng)用中，如軟件無線電的 數(shù)字中頻處理中，已成為必不可少、非此莫屬了！數(shù)字中頻處理中，已成為必不可少、非此莫屬了！DSP設(shè)計(jì)技術(shù)演進(jìn)(4)DSP設(shè)計(jì)新工具-DSP Builder(1)AlteraAltera公司公司DSP BuilderDSP Builder，支持支持AlteraAltera公司超大規(guī)模公司超大規(guī)模FPGAFPGA，整合，整合了整個(gè)了整個(gè)DSPDSP設(shè)計(jì)與實(shí)現(xiàn)的流程。主要包含：設(shè)計(jì)與實(shí)現(xiàn)的流程。主要包含：1 1、MATLAB/SimulinkMATLAB/Simulink仿具庫支持、仿具庫支持、2 2、SimulinkSimulink模型到模型到VHDLVHDL的設(shè)計(jì)轉(zhuǎn)換支持、設(shè)計(jì)的的設(shè)計(jì)轉(zhuǎn)換支持、設(shè)計(jì)的VHDLVHDL綜合、綜合、3 3、ModelSim VHDLModelSim VHDL仿真庫支持、仿真庫支持、4 4、FPGAFPGA的后端布局布線。的后端布局布線。 通過通過Signal CompilerSignal Compiler，DSP BuilderDSP Builder將將MATLAB