XXXXPLD習(xí)題集(含參考答案)數(shù)字系統(tǒng)設(shè)計

1、XXXXPLD習(xí)題集（含參考答案）數(shù)字系統(tǒng)設(shè)計第1章練習(xí)1.1名詞解釋可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程采用HDL描述，自頂向下，開放標(biāo)準(zhǔn)，完整的設(shè)計庫1.3。什么是自頂向下的設(shè)計方法？（P4）1.4 數(shù)字系

2、統(tǒng)的實(shí)現(xiàn)是什么？每種方法的優(yōu)缺點(diǎn)是什么？74LS系列/4000系列常規(guī)邏輯門的設(shè)計:設(shè)計困難，調(diào)試復(fù)雜。采用可編程器件設(shè)計，如可編程邏輯器件/可編程門陣列。HDL描述，設(shè)計難度小，調(diào)試和仿真方便，開發(fā)成本低，但單位成本高，適合應(yīng)用專用集成電路設(shè)計的小批量應(yīng)用:設(shè)計掩膜成本高，適合1.5大批量應(yīng)用什么是IP復(fù)用技術(shù)？知識產(chǎn)權(quán)檢查在EDA技術(shù)應(yīng)用和發(fā)展中的意義是什么？（P5）IP是一種可重用的功能設(shè)計，可以節(jié)省設(shè)計時間，縮短開發(fā)周期,避免重復(fù)勞動，為大規(guī)模的片上系統(tǒng)設(shè)計提供開發(fā)基礎(chǔ)和平臺。1.6用硬件描述語言設(shè)計數(shù)字電路有什么優(yōu)點(diǎn)？的優(yōu)點(diǎn):可用于描述行為級、RTL級和門級電路，也可用于功能模擬時序

3、分析，而不管過程如何。1.8 基于現(xiàn)場可編程門陣列/可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計過程涉及哪些步驟？（P8圖1.7）1.9 什么是合成？什么是常見的綜合工具？HDL？RTL？門的高度？1991.10年的功能模擬和計時模擬有什么不同？功能模擬不考慮器件延遲，但時序分析必須考慮不同器件中物理信號的延遲。1.11數(shù)字邏輯設(shè)計描述分為幾個層次并具有什么特征1.12，為什么任何組合邏輯電路都可以用通用“與”陣列或陣列組合來實(shí)現(xiàn)可以表示為布爾代數(shù)方程。產(chǎn)品術(shù)語的總和表示1.13可編程門陣列和可編程邏輯器件在實(shí)現(xiàn)或內(nèi)部結(jié)構(gòu)上的主要區(qū)別。查找表，AND或array1.14 VerilogHDL和計算機(jī)編程語言主

4、要不同于（描述并行電路行為或結(jié)構(gòu)，描述串行指令流）1.15 簡要描述“邏輯綜合”的功能1.16 數(shù)字系統(tǒng)描述的層次和特征是什么，用硬件描述語言設(shè)計數(shù)字電路的優(yōu)點(diǎn)是什么？第2章練習(xí)2.1從器件或陣列編程結(jié)構(gòu)的角度來看，PROM、PLA、PAL和GAL之間的結(jié)構(gòu)差異是什么？2.2說明了PAL和GAL輸出單元的特點(diǎn)，以及如何實(shí)現(xiàn)可編程組合電路和時序電路？PAL和GAL輸出單元都有一個觸發(fā)器，當(dāng)實(shí)現(xiàn)組合邏輯時，該觸發(fā)器被旁路；當(dāng)定時為單通道時，從觸發(fā)器輸出信號2.3基于產(chǎn)品術(shù)語的可編程邏輯器件結(jié)構(gòu)特征簡介？PAL和GAL是可編程積項(xiàng)，或固定陣列的PLD器件，到或門的積項(xiàng)是固定的，大大簡化了基于查找表可

5、編程邏輯結(jié)構(gòu)的器件設(shè)計算法2.4的原理?；诋a(chǎn)品術(shù)語和查找表的P31文本解釋2.5 結(jié)構(gòu)的優(yōu)點(diǎn)和缺點(diǎn)是什么？適用于設(shè)計一些基于乘積項(xiàng)的邏輯電路，也適用于設(shè)計基于查找表結(jié)構(gòu)的小電路規(guī)模的數(shù)據(jù)電路。電路規(guī)模大，在邏輯電路設(shè)計中會存在延遲不確定性等問題。2.6 可編程邏輯器件和可編程門陣列有什么明顯的結(jié)構(gòu)差異，它們各自的特點(diǎn)是什么？可編程邏輯器件可根據(jù)產(chǎn)品條款進(jìn)行編程。它適用于設(shè)計一些邏輯電路。電路規(guī)模較小的現(xiàn)場可編程門陣列基于查找表。在適合設(shè)計大規(guī)模數(shù)據(jù)系統(tǒng)的2.7 現(xiàn)場可編程門陣列器件中，存儲塊的作用是什么？現(xiàn)場可編程門陣列存儲器用于存儲對應(yīng)于每個邏輯輸入的待輸出邏輯真值表2.8簡要說明JTAG

6、邊界掃描的概念和功能2.9 現(xiàn)場可編程門陣列配置、可編程邏輯器件編程概念及其異同簡介第3章練習(xí)3-1基于QuartusII軟件，用D觸發(fā)器設(shè)計了二分頻電路，并進(jìn)行了波形仿真。在此基礎(chǔ)上，設(shè)計了4分頻和8分頻電路，并進(jìn)行了波形仿真。3-2基于QuartusII軟件，用7490設(shè)計了一個簡單的能夠計時(12小時)、計分(60分鐘)和計秒(60秒)的數(shù)字時鐘電路。設(shè)計過程如下:(1) 首先用四開二的原理圖輸入法和7490連接含進(jìn)位輸出的模60計數(shù)器，并進(jìn)行仿真。如果函數(shù)正確，它將生成一個組件；(2) 將7490連接到模塊12的計數(shù)器進(jìn)行模擬，如果功能正確，則生成一個組件；(3)將上述兩個部件連接成一

7、個簡單的數(shù)字時鐘電路，可以計時、計分和計數(shù)秒。計數(shù)12小時后，系統(tǒng)將清除時鐘并再次開始計數(shù)。(4)可以在實(shí)現(xiàn)上述功能的基礎(chǔ)上進(jìn)一步增加其他功能，如定時功能、任意調(diào)整小時和分鐘信號的能力、增加每小時時間功能的能力等?；赒uartusII軟件，3-3使用74161設(shè)計了一個模數(shù)為99的計數(shù)器。每一位和10位均采用8421BCD編碼方式設(shè)計，分別通過設(shè)置0和1實(shí)現(xiàn)。完成原理圖設(shè)計輸入、編譯、仿真和下載的全過程。3-4基于QuartusII軟件。模71計數(shù)器是用7490設(shè)計的。每一位和十位都用8421BCD碼設(shè)計。完成原理圖設(shè)計輸入、編譯、仿真和下載的全過程。3-5基于QuartusII,用7428

8、3（4位二進(jìn)制全加器）設(shè)計并實(shí)現(xiàn)了一個8位全加器，并進(jìn)行了綜合和仿真，以檢驗(yàn)綜合結(jié)果和仿真結(jié)果。3-6基于QuartusII,用74194（4位雙向移位寄存器）設(shè)計了一個“00011101”序列發(fā)生器電路,并進(jìn)行編譯和仿真以檢驗(yàn)仿真結(jié)果。3-7基于QuartusII軟件,用D觸發(fā)器和適當(dāng)?shù)拈T電路實(shí)現(xiàn)了一個輸出長度為15的M序列發(fā)生器。編譯和模擬,并檢查模擬結(jié)果。第4章練習(xí)4.1用Verilog設(shè)計了一個8位加法器，并進(jìn)行了綜合和仿真，以檢驗(yàn)綜合結(jié)果和仿真結(jié)果4.2使用Verilog設(shè)計一個8位計數(shù)器,進(jìn)行合成和仿真，檢查合成結(jié)果和仿真結(jié)果第5章練習(xí)5.1以下哪些標(biāo)識符是合法的，哪些是錯誤的？cout，8sum，a*b，_data，wait，initial，$latch5.2以下數(shù)字是否正確表示？6'd18，'bx0，5'b0x110，'da30，10'D2，'hzf5.3reg類型和導(dǎo)線類型變量有什么本質(zhì)區(qū)別5.4導(dǎo)線類型變量不驅(qū)動它們的值5.5r