第12章 EDA技術(shù)概述

1、CPLD/FPGA1.4 FPGA/CPLD器件器件 PLD的發(fā)展歷程的發(fā)展歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC 集成度越來越大；速度越來越快，功能越來越強(qiáng)集成度越來越大；速度越來越快，功能越來越強(qiáng) 1985年，美國年，美國Xilinx公司推出了現(xiàn)場可編程公司推出了現(xiàn)場可編程門陣列（門陣列（FPGA，F(xiàn)ield Programmable Gate Array） CPLD（Complex Programmable Logic D

2、evice），即復(fù)雜可編程邏輯器件，是從），即復(fù)雜可編程邏輯器件，是從EPLD改進(jìn)而來的。改進(jìn)而來的。 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 一般將一般將GAL22V10（500門門750門門 ）作為簡單）作為簡單PLD和高密度和高密度PLD的分水嶺的分水嶺四種簡單四種簡單PLD（SPLD）器件的區(qū)別）器件的區(qū)別PLD器件按照可以編程的次數(shù)可以分為兩類：器件按照可以編程的次數(shù)可以分為兩類：(1) 一次性編程器件（一次性編程器件（OTP，One Time Programmable）(2) 可多次編程器件可多次編程器件OTP類器

3、件的特點是：只允許對器件編程一次，不能修改，類器件的特點是：只允許對器件編程一次，不能修改，而可多次編程器件則允許對器件多次編程，適合于在科研開而可多次編程器件則允許對器件多次編程，適合于在科研開發(fā)中使用。發(fā)中使用。熔絲（熔絲（Fuse）反熔絲（反熔絲（Antifuse）編程元件）編程元件紫外線擦除、電可編程，如紫外線擦除、電可編程，如EPROM。電擦除、電可編程方式，電擦除、電可編程方式，(EEPROM、快閃存儲器、快閃存儲器（Flash Memory），如多數(shù)），如多數(shù)CPLD靜態(tài)存儲器（靜態(tài)存儲器（SRAM）結(jié)構(gòu)，如多數(shù)）結(jié)構(gòu)，如多數(shù)FPGA 2 PLD的基本原理與結(jié)構(gòu)的基本原理與結(jié)構(gòu)從

4、數(shù)字電路理論可知所有數(shù)字邏輯功能都可由從數(shù)字電路理論可知所有數(shù)字邏輯功能都可由“邏輯與邏輯與”和和“邏輯或邏輯或”及及“非門非門”來實現(xiàn)。所來實現(xiàn)。所以以PLD器件內(nèi)都是由大量的邏輯與或門陣列電路器件內(nèi)都是由大量的邏輯與或門陣列電路構(gòu)成。構(gòu)成。數(shù)字電路符號表示數(shù)字電路符號表示 數(shù)字邏輯電路的兩種國標(biāo)符號對照數(shù)字邏輯電路的兩種國標(biāo)符號對照 PLD電路符號表示電路符號表示 PLD的輸入緩沖電路的輸入緩沖電路 PLD與陣列表示與陣列表示PLD或陣列表示或陣列表示PLD連接表示法連接表示法 PROM PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) PROM PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 PROM 用用

5、PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAFPLA PLA邏輯陣列示意圖邏輯陣列示意圖 PAL PAL結(jié)構(gòu)結(jié)構(gòu) PAL的常用表示的常用表示 PAL PAL22V10部分結(jié)構(gòu)圖部分結(jié)構(gòu)圖GAL GAL22V10的結(jié)構(gòu)（局部）的結(jié)構(gòu)（局部） GAL22V10的的OLMC結(jié)構(gòu)結(jié)構(gòu)CPLD器件器件的結(jié)構(gòu)的結(jié)構(gòu)CPLD器件器件宏單元內(nèi)部宏單元內(nèi)部結(jié)構(gòu)示意圖結(jié)構(gòu)示意圖 MAX 7000S器件的內(nèi)部結(jié)構(gòu)器件的內(nèi)部結(jié)構(gòu) MAX 7000S器件的宏單元結(jié)構(gòu)器件的宏單元結(jié)構(gòu)MispLSI 1032器件的器件的GLB的結(jié)構(gòu)的結(jié)構(gòu) XC9500器件的宏單元結(jié)構(gòu)器件的宏單元結(jié)構(gòu) FPG

6、A采用查找表技術(shù)來實現(xiàn)相應(yīng)邏輯功能：采用查找表技術(shù)來實現(xiàn)相應(yīng)邏輯功能：查找表結(jié)構(gòu)查找表結(jié)構(gòu) 查找表結(jié)構(gòu)查找表結(jié)構(gòu) 4輸入輸入LUT及內(nèi)部結(jié)構(gòu)圖及內(nèi)部結(jié)構(gòu)圖 FPGA器件的內(nèi)部結(jié)構(gòu)示意圖器件的內(nèi)部結(jié)構(gòu)示意圖 XC4000器件的器件的CLB結(jié)構(gòu)結(jié)構(gòu) Cyclone器件的器件的LE結(jié)構(gòu)（普通模式）結(jié)構(gòu)（普通模式）為了解決超大規(guī)模集成電路（為了解決超大規(guī)模集成電路（VLSI）的）的測試問題測試問題，自，自1986年開始，年開始，IC領(lǐng)領(lǐng)域的專家成立了域的專家成立了“聯(lián)合測試行動組聯(lián)合測試行動組”（JTAG，Joint Test Action Group），并制定出了，并制定出了IEEE 1149.1邊

7、界掃描測試（邊界掃描測試（BST，Boundary Scan Test）技）技術(shù)規(guī)范術(shù)規(guī)范引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。于高阻態(tài)。TMS測試模式選擇測試模式選擇(Test

8、Mode Select)控制信號輸入引腳，負(fù)責(zé)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入測試時鐘輸入(Test Clock Input)時鐘輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。另一些發(fā)生在下降沿。TRST測試復(fù)位輸入測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范規(guī)范中，該引腳可選中，該引腳可選)。邊界掃描邊界掃描IO引腳功能引腳功能 邊界掃描數(shù)據(jù)移

9、位方式邊界掃描數(shù)據(jù)移位方式 未編程前先焊接安裝未編程前先焊接安裝n減少對器件的觸摸減少對器件的觸摸和損傷和損傷n不計較器件的封裝不計較器件的封裝形式形式系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISPn樣機(jī)制造方便樣機(jī)制造方便n支持生產(chǎn)和測試支持生產(chǎn)和測試流程中的修改流程中的修改在系統(tǒng)現(xiàn)場重編程修改在系統(tǒng)現(xiàn)場重編程修改n允許現(xiàn)場硬件升級允許現(xiàn)場硬件升級n迅速方便地提升功能迅速方便地提升功能下載接口引腳信號名稱下載接口引腳信號名稱 引腳引腳12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDOVCCTMS-TDIGND

10、USB-Blaster下載電纜下載電纜JTAG方式的在線系統(tǒng)編程方式的在線系統(tǒng)編程 CPLD編程下載連接圖編程下載連接圖 JTAG方式的在線系統(tǒng)編程方式的在線系統(tǒng)編程 多個多個MAX器件的器件的JTAG鏈配置方式鏈配置方式FPGA器件的配置器件的配置Cyclone器件的器件的AS模式配置電路模式配置電路 FPGA專用配置器件專用配置器件 EPCS器件配置器件配置FPGA的電路原理圖的電路原理圖 使用單片機(jī)配置使用單片機(jī)配置FPGA 微處理器微處理器PS模式配置模式配置FPGA的電路連接圖的電路連接圖 o 目前 FPGA 領(lǐng)域主要的供應(yīng)商是Xilinx(賽靈思) 、Altera、Actel 和L

11、attice(萊迪思萊迪思 )。其中 Altera 和Xilinx主要生產(chǎn)一般用途 FPGA，其主要產(chǎn)品采用 RAM 工藝。Actel 主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH 工藝。Lattice (萊迪思萊迪思 )公司公司CPLD器件系列器件系列 ispLSI器件的結(jié)構(gòu)與特點器件的結(jié)構(gòu)與特點 （1）采用）采用UltraMOS工藝。工藝。（2）系統(tǒng)可編程功能，所有）系統(tǒng)可編程功能，所有的的ispLSI器件均支持器件均支持ISP功能。功能。（3）邊界掃描測試功能。）邊界掃描測試功能。（4）加密功能。）加密功能。（5）短路保護(hù)功能。）短路保護(hù)功能。(http:/ 器件選型指南

12、器件選型指南Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 http:/Xilinx All Programmable 低端產(chǎn)品組合可提供最豐富的低成本解決方案，以滿足上述要求。每個器件系列都能為目標(biāo)應(yīng)用提供最大價值：Spartan-6 FPGA，面向 I/O 優(yōu)化Artix-7 FPGA，面向收發(fā)器優(yōu)化Zynq-7000 面向系統(tǒng)集成和優(yōu)化的 All Programmable SoC。 Spartan-6 FPGAArtix-7 FPGAZynq All Programmable SoCZ-7010、 Z-7015、 Z-7020邏輯單元150K215K85KBlock RAM

13、4.8Mb13Mb5.6 MbDSP Slice180740220收發(fā)器數(shù)量5164收發(fā)器速度3.2Gb/s6.6Gb/s6.6 Gb/s (7Z015)存儲器接口 (DDR3) 800 Mb/s 1,066 Mb/s1,066 Mb/sPCI Express 接口Gen 1x1Gen 2x4Gen2x4 (7Z015)模擬混合信號 (AMS) / XDAC-雙 12 位 1MSPS ADCw/ 片上溫度/電源傳感器雙 12 位 1MSPS ADCw/ 片上溫度/電源傳感器I/O 引腳576500330I/O 標(biāo)準(zhǔn)支持（支持 40 多個協(xié)議）LVDS、 Mini-LVDS、 Diff HSTL

14、、 Diff SSTL、DisplayPort、 XAUI、 CPRI/OBSAI、V-by-One、 三倍速率 SDI、 6G-SDI (Artix-7 FPGA/Zynq-7000 AP SoC)Spartan-6 FPGAArtix-7 FPGAZynq-7000 All Programmable SoC高分辨率視頻和圖形汽車網(wǎng)絡(luò)和連接功能工業(yè)網(wǎng)絡(luò)全高清智能數(shù)字標(biāo)識低成本超聲波無線回傳 Artix-7 解決方案可編程邏輯控制器軟件定義無線電多協(xié)議機(jī)器視覺相機(jī)多攝像頭駕駛員輔助平臺基于以太網(wǎng)的回傳解決方案監(jiān)視器和投影儀多功能打印機(jī)環(huán)境感知視頻監(jiān)控Altera (阿爾特拉阿爾特拉)公司公司F

15、PGA和和CPLD器件系列器件系列 1. FPGA Arria系列系列Cyclone系列系列Stratix系列系列2.CPLDMAX系列http:/ MAX 10 FPGA關(guān)于Cyclone系列 Cyclone V (E, GX, GT, SE, SX, ST) Cyclone IV (E和GX) Cyclone III (和LS) Cyclone II CycloneNoImage1）向大規(guī)模、高集成度方向進(jìn)一步發(fā)展）向大規(guī)模、高集成度方向進(jìn)一步發(fā)展 2）向低電壓、低功耗的方向發(fā)展）向低電壓、低功耗的方向發(fā)展 3）向高速可預(yù)測延時的方向發(fā)展）向高速可預(yù)測延時的方向發(fā)展 4）在）在PLD器件內(nèi)

16、嵌入更多功能模塊器件內(nèi)嵌入更多功能模塊 5）向模數(shù)混合可編程方向發(fā)展）向模數(shù)混合可編程方向發(fā)展 主要由 6 部分完成，分別為 ：o 可編程輸入輸出單元可編程輸入輸出單元o 基本可編程邏輯單元基本可編程邏輯單元o 完整的時鐘管理完整的時鐘管理o 嵌入塊式嵌入塊式 RAMo 豐富的布線資源豐富的布線資源o 內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。o 1 可編程輸入輸出單元(IOB) 可編程輸入 / 輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入 / 輸出信號的驅(qū)動與匹配要求。 FPGA 內(nèi)的 I/O 按組分類，每組都能夠獨立地支持

17、不同的 I/O標(biāo)準(zhǔn)。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與 I/O 物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的 FPGA 通過 DDR 寄存器技術(shù)可以支持高達(dá) 2Gbps 的數(shù)據(jù)速率。o 2可配置邏輯塊(CLB) CLB CLB 是是 FPGA FPGA 內(nèi)的基本邏輯單元。內(nèi)的基本邏輯單元。CLB CLB 的實際的實際數(shù)量和特性會依器件的不同而不同，但是每個數(shù)量和特性會依器件的不同而不同，但是每個 CLB CLB 都包含一個可配置開關(guān)矩陣，此矩陣由都包含一個可配置開關(guān)矩陣，此矩陣由 4 4 或或 6 6 個個輸入、一些選型電路輸入、

18、一些選型電路 ( ( 多路復(fù)用器等多路復(fù)用器等 ) ) 和觸發(fā)器和觸發(fā)器組成。組成。 開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或置以便處理組合邏輯、移位寄存器或 RAMRAM。 每個每個 CLB CLB 模塊不僅可以用于實現(xiàn)組合邏輯、模塊不僅可以用于實現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式時序邏輯，還可以配置為分布式 RAM RAM 和分布式和分布式 ROMROM。o 3數(shù)字時鐘管理模塊(DCM) 業(yè)內(nèi)大多數(shù)業(yè)內(nèi)大多數(shù) FPGA FPGA 均提供數(shù)字時鐘管理均提供數(shù)字時鐘管理 相位環(huán)路鎖定能夠提供精確的時鐘綜合，且相位環(huán)路鎖定能夠

19、提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能。能夠降低抖動，并實現(xiàn)過濾功能。o 4嵌入式塊RAM(BRAM) 大多數(shù)大多數(shù) FPGA FPGA 都具有內(nèi)嵌的塊都具有內(nèi)嵌的塊 RAMRAM，這，這大大拓展了大大拓展了 FPGA FPGA 的應(yīng)用范圍和靈活性。塊的應(yīng)用范圍和靈活性。塊 RAM RAM 可被配置為單端口可被配置為單端口RAMRAM、雙端口、雙端口RAMRAM、內(nèi)、內(nèi)容地址存儲器容地址存儲器(CAM)(CAM)以及以及FIFOFIFO等常用存儲結(jié)等常用存儲結(jié)構(gòu)。構(gòu)。o 5 豐富的布線資源 布線資源連通布線資源連通 FPGA FPGA 內(nèi)部的所有單元，而連線的長內(nèi)部的所有單元，而連

20、線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為類不同的類別。寬度和分布位置的不同而劃分為類不同的類別。 第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位全局復(fù)位 / / 置位的布線置位的布線 ； 第二類是長線資源，用以完成芯片第二類是長線資源，用以完成芯片Bank Bank 間的高速間的高速信號和第二全局時鐘信號的布線信號和第二全局時鐘信號的布線 ； 第三類

21、是短線資源，用于完成基本邏輯單元之間的第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線邏輯互連和布線 ； 第四類是分布式的布線資源，用于專有時鐘、復(fù)位第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。等控制信號線。o 6 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指內(nèi)嵌功能模塊主要指DLL(DelayLocked Loop)、PLL(Phase Locked Loop)、DSP 等軟處理核等軟處理核 (Soft Core)?，F(xiàn)在越來越?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片豐富的內(nèi)嵌功能單元，使得單片 FPGA 成為了成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向計的能力，逐步向 SOC 平臺過渡。平臺過渡。o 7. 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指的，指 FPGA FPGA 處理能力強(qiáng)大的硬核處理能力強(qiáng)大的硬核 (Hard (Hard Core)Core)，等效于，等效于 ASIC ASIC 電路。為了提高電路。為了提高 FPGA FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部