83優(yōu)先編碼器課程設(shè)計(jì)

1、東北石油大學(xué)課程設(shè)計(jì)任務(wù)書課程硬件課程設(shè)計(jì)題目8-3優(yōu)先級編碼器設(shè)計(jì)專業(yè)計(jì)算機(jī)科學(xué)與技術(shù)姓名學(xué)號主要內(nèi)容、基本要求等一、主要內(nèi)容：利用EL教學(xué)實(shí)驗(yàn)箱、微機(jī)和QuartusII軟件系統(tǒng)，使用VHD印言輸入方法設(shè)計(jì)8-3優(yōu)先編碼器?？梢岳脤哟卧O(shè)計(jì)方法和VHD印言，完成硬件設(shè)計(jì)設(shè)計(jì)和仿真。最后在EL教學(xué)實(shí)驗(yàn)箱中實(shí)現(xiàn)。二、基本要求：設(shè)計(jì)并實(shí)現(xiàn)一個8-3優(yōu)先級編碼器，要求I0優(yōu)先級最高，I7優(yōu)先級最低，編碼輸出為原碼。三、擴(kuò)展要求：輸入端加使能端，在使能端為有效的低電平時，進(jìn)行編碼；在使能端為無效的高電平時，輸出高阻狀態(tài)。四、參考文獻(xiàn)：1楊剛，龍海燕.現(xiàn)代電子技術(shù)-VHDL與數(shù)據(jù)系統(tǒng)設(shè)計(jì).北京：電子工

2、業(yè)出版社,20042黃仁欣.EDA技術(shù)實(shí)用教程.北京：清華大學(xué)出版社,20063潘松.VHDL實(shí)用教程M.成都：電子科技大學(xué)出版社，20004李國麗，朱維勇.電子技術(shù)實(shí)驗(yàn)指導(dǎo)書.合肥：中國科技大學(xué)出版社，20005宋振輝.EDA技術(shù)與VHDL北京：北京大學(xué)出版社，2008完成期限18-19周指導(dǎo)教師張巖專業(yè)負(fù)責(zé)人富宇2011年6月28日第1章概述11.1 EDA的概念11.2 EDA技術(shù)及應(yīng)用21.3 EDA技術(shù)發(fā)展趨勢21.4 QuartusII特點(diǎn)介紹3第2章硬件描述語言一一VHDL42.1 VHDL的簡介42.2 VHDL語言的特點(diǎn)42.3 VHDL的設(shè)計(jì)流程5第3章8-3優(yōu)先編碼器的設(shè)

3、計(jì)63.1 編碼器的工作原理63.2 8-3優(yōu)先編碼器的設(shè)計(jì)63.3 8-3優(yōu)先編碼器仿真及分析73.4 在實(shí)驗(yàn)箱上實(shí)現(xiàn)8-3優(yōu)先編碼器8結(jié)論11參考文獻(xiàn)12第1章概述1.1 EDA勺概念EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCBK圖的整個過程在計(jì)算機(jī)上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、

4、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA支術(shù)。本文所指的EDAft術(shù)，主要針對電子電路設(shè)計(jì)、PC暇計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級、電路級和物理實(shí)現(xiàn)級。EDA是電子技術(shù)設(shè)計(jì)自動化，也就是能夠幫助人們設(shè)計(jì)電子電路或系統(tǒng)的軟件工具。該工具可以在電子產(chǎn)品的各個設(shè)計(jì)階段發(fā)揮作用，使設(shè)計(jì)更復(fù)雜的電路和系統(tǒng)成為可能。在原理圖設(shè)計(jì)階段，可以使用EDA中的仿真工具論證設(shè)計(jì)的正確性；在芯片設(shè)計(jì)階段，可以使用EDA中的芯片設(shè)計(jì)工具

5、設(shè)計(jì)制作芯片的版圖；在電路板設(shè)計(jì)階段，可以使用EDA中電路板設(shè)計(jì)工具設(shè)計(jì)多層電路板。特別是支持硬件描述語言的EDA工具的出現(xiàn)，使復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計(jì)與制造。21世紀(jì)將是ED徽術(shù)的高速發(fā)展期，EDAg術(shù)將是對21世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。硬件描述語言：硬件描述語言（HDL）是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)的計(jì)算機(jī)高級語言，它采用軟件的設(shè)計(jì)方法來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。常用硬件描述語言有HDLVerilog和VHD印言。11.2 EDA技術(shù)及應(yīng)用EDA在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都

6、發(fā)揮著巨大的作用。在教學(xué)方面，幾乎所有理工科（特別是電子信息）類的高校都開設(shè)了EDAMS?主要是讓學(xué)生了解EDA勺基本概念和基本原理、掌握用HDL語言編寫規(guī)范、掌握邏輯綜合的理論和算法、使用EDA工具進(jìn)行電子電路課程的實(shí)驗(yàn)并從事簡單系統(tǒng)的設(shè)計(jì)。一般學(xué)習(xí)電路仿真工具（如EWBPSPICE和PLD開發(fā)工具（如Altera/Xilinx的器件結(jié)構(gòu)及開發(fā)系統(tǒng)），為今后工作打下基礎(chǔ)。在產(chǎn)品設(shè)計(jì)與制造方面，包括前期的計(jì)算機(jī)仿真，產(chǎn)品開發(fā)中的EDAT具應(yīng)用、系統(tǒng)級模擬及測試環(huán)境的仿真，生產(chǎn)流水線的EDA技術(shù)應(yīng)用、產(chǎn)品測試等各個環(huán)節(jié)。如PCB的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、ASIC的流片過程等。從

7、應(yīng)用領(lǐng)域來看，EDA技術(shù)已經(jīng)滲透到各行各業(yè)，如上文所說，包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA有應(yīng)用。另外，EDA軟件的功能日益強(qiáng)大，原來功能比較單一的軟件，現(xiàn)在增加了很多新用途。如AutoCAD軟件可用于機(jī)械及建筑設(shè)計(jì)，也擴(kuò)展到建筑裝璜及各類效果圖，汽車和飛機(jī)的模型、電影特技等領(lǐng)域。21.3 EDA技術(shù)發(fā)展趨勢印度正在成為電子設(shè)計(jì)自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了50%口30%EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDAK術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDAK平不斷提高，設(shè)計(jì)工具趨于完美的地步。ED順場日趨成熟，但

8、我國的研發(fā)水平仍很有限，尚需迎頭趕上。EDA技術(shù)在進(jìn)入21世紀(jì)后，由于更大規(guī)模的FPGAS件的不斷推出，在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDAa件不斷更新、增加，使電子EDAg術(shù)得到了更大的發(fā)展。電子技術(shù)全方位納入EDA領(lǐng)域，EDA®得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容，突出表現(xiàn)在以下幾個方面：使電子設(shè)計(jì)成果以自主知識產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；基于EDAX具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊；軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；SoC高效低成本設(shè)計(jì)技術(shù)的成熟。隨著半導(dǎo)體技術(shù)、集成技術(shù)和計(jì)算機(jī)

9、技術(shù)的迅猛發(fā)展，電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段都發(fā)生了很大的變化?？梢哉f電子EDAK術(shù)是電子設(shè)計(jì)領(lǐng)域的一場革命。傳統(tǒng)的“固定功能集成塊十連線”的設(shè)計(jì)方法正逐步地退出歷史舞臺，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。作為高等院校有關(guān)專業(yè)的學(xué)生和廣大的電子工程師了解和掌握這一先進(jìn)技術(shù)是勢在必行，這不僅是提高設(shè)計(jì)效率的需要，更是時代發(fā)展的需求，只有掌握了EDAK術(shù)才有能力參與世界電子工業(yè)市場的競爭，才能生存與發(fā)展。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異，EDAJJ術(shù)作為電子產(chǎn)品開發(fā)研制的源動力，已成為現(xiàn)代電子設(shè)計(jì)的核心。所以發(fā)展EDAg術(shù)將是電子設(shè)計(jì)領(lǐng)域和電子產(chǎn)業(yè)界的一場重大的技術(shù)革命，同時

10、也對電類課程的教學(xué)和科研提出了更深更高的要求。特別是EDA技術(shù)在我國尚未普及，掌握和普及這一全新的技術(shù)，將對我國電子技術(shù)的發(fā)展具有深遠(yuǎn)的意義。在EDAa件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應(yīng)的工具。日本、韓國都有ASIC設(shè)計(jì)工具，但不對外開放。中國華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會有更多更好的設(shè)計(jì)工具在各地開花并結(jié)果1.4 QuartusII特點(diǎn)介紹QuartusII是Altera公司的綜合性PLD#發(fā)軟件，支持原理圖、VHDLVerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多種

11、設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。QuartusII可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式3。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。QuartusII支持Altera的IP核，包含了LPMMegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方EDAX具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三方EDA工具。此外，QuartusII通過和DSPBuilder工具與Matlab/Si

12、mulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)(SOPC開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。MaxplusII作為Altera的上一代PLD®計(jì)軟件，由于其出色的易用性而得到了廣泛白應(yīng)用。目前Altera已經(jīng)停止了對MaxplusII的更新支持，QuartusII與之相比不僅僅是支持器件類型的豐富和圖形界面的改變7。Altera在QuartusII中包含了許多諸如SignalTapII、ChipEditor和RTLViewer的設(shè)計(jì)輔助工具，集成了SOPC口HardCopy設(shè)計(jì)流程，并且繼承了Max

13、plusII友好的圖形界面及簡便的使用方法。AlteraQuartusII作為一種可編程邏輯的設(shè)計(jì)環(huán)境，由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。4第2章硬件描述語言一一VHDL2.1 VHDL的簡介VHDL語言是一種用于電路設(shè)計(jì)的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計(jì)需求，于是他在1987年成為AI/IEEE的標(biāo)準(zhǔn)(IEEESTD1076-1987)(1993年更進(jìn)一步修訂，變得更加完備，成為AI/IEEE的AI/IEEESTD107

14、6-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。VHDL的英文全寫是：VHSIC(VeryHigheedIntegratedCircuit)HardwareDescriptiongLanguage.羽譯成中文就是超高速集成電路硬件描述語言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。52.2 VHDL語言的特點(diǎn)VHDL是一種用普通文本形式設(shè)計(jì)數(shù)字系統(tǒng)的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，可以在任何文字處理軟件環(huán)境中編輯。除了含有許多具有硬件特征的語句外，其形式、描述風(fēng)格及語法十分類似于計(jì)算機(jī)高級語言。VHDL程序?qū)⒁豁?xiàng)工程設(shè)計(jì)項(xiàng)目(或稱設(shè)計(jì)實(shí)體

15、)分成描述外部端口信號的可視部分和描述端口信號之間邏輯關(guān)系的內(nèi)部不可視部分，這種將設(shè)計(jì)項(xiàng)目分成內(nèi)、外兩個部分的概念是硬件描述語言(HDL)的基本特征。當(dāng)一個設(shè)計(jì)項(xiàng)目定義了外部界面(端口)，在其內(nèi)部設(shè)計(jì)完成后，其他的設(shè)計(jì)就可以利用外部端口直接調(diào)用這個項(xiàng)目。VHDL的主要特點(diǎn)如下：1 .作為HDL的第一個國際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性。2 .具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計(jì)進(jìn)行仿真模擬，因而能將設(shè)計(jì)中的錯誤消除在電路系統(tǒng)裝配之前，在設(shè)計(jì)早期就能檢查設(shè)計(jì)系統(tǒng)功能的可行性，有很強(qiáng)的預(yù)測能力。3 .VHDL有良好的可讀性，接近高級語言，容易理解。4 .系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無關(guān)，方便了工藝

16、的轉(zhuǎn)換，也不會因工藝變化而使描述過時。5 .支持模塊化設(shè)計(jì)，可將大規(guī)模設(shè)計(jì)項(xiàng)目分解成若干個小項(xiàng)目，還可以把已有的設(shè)計(jì)項(xiàng)目作為一個模塊調(diào)用。6 .對于用VHDL完成的一個確定設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并能自動地把VHDL描述轉(zhuǎn)變成門電路級網(wǎng)表文件。7 .設(shè)計(jì)靈活，修改方便，同時也便于設(shè)計(jì)結(jié)果的交流、保存和重用，產(chǎn)品開發(fā)速度快，成本低。62.3VHDL的設(shè)計(jì)流程它主要包括以下幾個步驟：1 .文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件。2 .使用編譯工具編譯源文件。3 .功能仿真：將文件調(diào)

17、入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）4 .邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會生成.edf或.edif的EDA工業(yè)標(biāo)準(zhǔn)文件。5 .布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放PLD/FPGA內(nèi)。6 .時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時序。（也叫后仿真）通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具。7 .燒寫器件第3章8-3優(yōu)先編碼器的設(shè)計(jì)3.1 編碼器的工作原理八-三優(yōu)先編碼

18、器輸入信號為din0,dinl,din2,din3,din4,din5,din6和din7,輸出信號為out2、outl、out0。輸入信號中din7的優(yōu)先級別最低，依次類推，din0的優(yōu)先級別最高。也就是說若din0輸入為1（即為高電平）則無論后續(xù)的輸入信號怎么樣，對應(yīng)的這種狀態(tài)一樣，如若din0輸入為0（即為低電平）則看優(yōu)先級僅次于din0的dinl狀態(tài)決定，依次類推。因?yàn)閐in0到din7共8中狀態(tài)，可以用3位二進(jìn)制編碼來表示。8-3優(yōu)先編碼器真值表如下表所示。表3-18-3優(yōu)先編碼器真值表輸入輸出din0din1din2din3din4din5din6din7out0out1out21

19、xxxxxxx00001xxxxxx100001xxxxx0100001xxxx11000001xxx001000001xx1010000001x011000000010113.2 8-3優(yōu)先編碼器的設(shè)計(jì)8-3譯碼器由VHDL1序來實(shí)現(xiàn)，VHD印言描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoderISPORT(din:INSTD_LOGIC_VECTOR(0TO7);output:OUTSTD_LOGIC_VECTOR(0TO2);EANABLE:instd_logic);ENDcoder;ARCHITECTUREbehavOFcod

20、erISSIGNALSINT:STD_LOGIC_VECTOR(4DOWNTO0);BEGINPROCESS(din)BEGINIF(EANABLE='0')THENIF(din(0)='1')THENoutput<="000"ELSIF(din(1)='1')THENoutput<="100"ELSIF(din(2)='1')THENoutput<="010"ELSIF(din(3)='1')THENoutput<="1

21、10"ELSIF(din(4)='1')THENoutput<="001"ELSIF(din(5)='1')THENoutput<="101"ELSIF(din(6)='1')THENoutput<="011"ELSEoutput<="111"ENDIF;ELSEoutput<="ZZZ"ENDIF;ENDPROCESS;ENDbehav;3.3 8-3優(yōu)先編碼器仿真及分析對其仿真圖進(jìn)彳T仿真分析：din為輸

22、入信號組，它由din7-din0八個輸入信號組成。output為輸出信號組，它由output2-output0三個二進(jìn)制代碼輸出信號組成。enable為使能端，當(dāng)enable為0時編碼器工作，當(dāng)使能端為1時輸出高阻狀態(tài)。當(dāng)din0為1時，即輸入為：1*時，輸出111,當(dāng)din0為0時,輸出由優(yōu)先級僅次于din0的din1決定，即輸入為：01*時，輸出110,緊接著依次類推，分別得出輸入為：001*時，輸出101,輸入為：0001*時,輸出100,輸入為00001*時，輸出為011。到此為止由于使能段變?yōu)楦唠娖剑敵鲂盘枮楦咦锠顟B(tài)，但可以推斷出當(dāng)輸入為000001*時，輸出010,輸入為0000

23、001*時，輸出001,輸入為00000001時，輸出為000。3.4 在實(shí)驗(yàn)箱上實(shí)現(xiàn)8-3優(yōu)先編碼器首先設(shè)置八-三優(yōu)先編碼器器下載板芯片引腳，如下圖所示bTDLipS：KNamed:1:TopViRwEPM712BSLC3i-15*O0OOVOOoAQOoDV70OOAOOOManed:|TLdly.JFlN17_NodeNameLgculwReservednoup»麗minputP1N_：37面也m*anliTneidtP3N.39f,7修dn2InputPINJOdriD.741*制用IrpixP3NJI15口，7石餐*>4input因N_W命15斤的InputP】H.，

24、5dnD.7*由1同抽戊P1NJ6dn0.7卜0*7IrfiUtPJN_edWO.,7E/MWLEinputP1N_JO山O0UtpUt0outputWM5iouWO.Z3/此OdtpiJ£XJtLJt0ai2-C#putpi42JOutputcutput口.2圖3-2引腳設(shè)置示意圖試驗(yàn)箱各部分導(dǎo)線鏈接完畢后開始向?qū)嶒?yàn)箱燒錄程序，如下圖所示電時柑電加毗出耳刖陋5師K|照附書reiB刷鞏激區(qū)由寸陽2丸1叩鄴嬲巡刖|Mort:|jTAGJ旭暇ErctleiHHiiBISP加11的壯取向啟典mnng:i*XIIt叫小：能OwctChsckwinUsei毗鑿黑幀膘E冏仙七1Ens就*C|ah

25、1岫咽EFM?120SLBJJ01DFD1FD0DHF國口圖3-3程序燒錄示意圖如上圖所不程序已經(jīng)成功燒錄進(jìn)芯片中，卜面開始在實(shí)驗(yàn)箱上實(shí)現(xiàn)8-3編碼器的功能。下圖為實(shí)驗(yàn)箱的具體連線圖圖3-4實(shí)驗(yàn)箱連線示意圖由上圖可知，使能端為0芯片正常工作，d0至d7輸入端均為0,則輸出端應(yīng)為111',輸出結(jié)果如下圖所示：dfwS»KtfK.二tf-IC圖3-5輸出結(jié)果示意圖卜面測試使能端為1時芯片的工作情況：圖3-6輸入端示意圖由上圖所示，使能端為1芯片不工作，輸入端取任意值，此時輸出端應(yīng)為高阻狀態(tài)，輸出結(jié)果如下圖所示：圖3-7輸出端示意圖輸出端為高阻狀態(tài)，沒有燈亮通過兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù)一一基于VHDL勺編碼器的設(shè)計(jì)。通過本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會到設(shè)計(jì)課的重要性和目的性所在。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識，理論