第3章硅平面工藝流程

1、1一、雙極型集成電路工藝流程一、雙極型集成電路工藝流程二、二、MOS工藝工藝三、三、CMOS工藝工藝四、四、Bi-CMOS工藝工藝第第3章章 硅平面工藝流程硅平面工藝流程2雙極集成電路工藝流程雙極集成電路工藝流程 雙極型晶體管是最早發(fā)明的半導(dǎo)體器件，它在模擬、雙極型晶體管是最早發(fā)明的半導(dǎo)體器件，它在模擬、功率電路中占了很重要的地位。但由于功耗大、尺寸不能功率電路中占了很重要的地位。但由于功耗大、尺寸不能滿足小型化的無論是在產(chǎn)量上，還是應(yīng)用上都較有優(yōu)勢。滿足小型化的無論是在產(chǎn)量上，還是應(yīng)用上都較有優(yōu)勢。但對于高速、模擬、功率電路領(lǐng)域，雙極型器件仍具有相但對于高速、模擬、功率電路領(lǐng)域，雙極型器件仍

2、具有相當(dāng)優(yōu)勢。當(dāng)優(yōu)勢。31.剖面圖與版圖剖面圖與版圖 右圖是右圖是 一個標(biāo)準(zhǔn)的隱一個標(biāo)準(zhǔn)的隱埋層雙極晶體管（埋層雙極晶體管（SBC）的結(jié)構(gòu)示意圖，是剖面圖的結(jié)構(gòu)示意圖，是剖面圖和俯視圖的對照。和俯視圖的對照。 42.工藝流程工藝流程（1）襯底制備）襯底制備 對于對于PN結(jié)隔離型雙極集成電路來說，通常選擇輕摻雜結(jié)隔離型雙極集成電路來說，通常選擇輕摻雜的的p型襯底，型襯底，摻雜濃度約為摻雜濃度約為 。 （2）生長埋層）生長埋層 為了降低集電極串聯(lián)電阻、減小寄生管的影響需在外為了降低集電極串聯(lián)電阻、減小寄生管的影響需在外延層與襯底之間制作型埋層。埋層的制備分為三步：首先延層與襯底之間制作型埋層。埋層

3、的制備分為三步：首先用熱氧化法在襯底上生長一層氧化膜；接著進(jìn)行第一次光用熱氧化法在襯底上生長一層氧化膜；接著進(jìn)行第一次光 刻，刻蝕出埋層生長區(qū)；最后，用擴(kuò)散或離子注入法刻，刻蝕出埋層生長區(qū)；最后，用擴(kuò)散或離子注入法31510cm5向埋層生長區(qū)內(nèi)摻入施主雜質(zhì)（第五主族元素，常用磷、砷、向埋層生長區(qū)內(nèi)摻入施主雜質(zhì)（第五主族元素，常用磷、砷、銻等）。銻等）。6（3）外延生長，埋層生長結(jié)束，在襯底上外延生長一層）外延生長，埋層生長結(jié)束，在襯底上外延生長一層n型硅作為集電區(qū)。型硅作為集電區(qū)。 外延生長分三步：第一步剝?nèi)ヂ駥友趸瘜?；第二步，拋外延生長分三步：第一步剝?nèi)ヂ駥友趸瘜?；第二步，拋光襯底表面；第三

4、步，外延層淀積。光襯底表面；第三步，外延層淀積。 7 外延生長時，主要要考慮外延層的厚度及電阻率。為了外延生長時，主要要考慮外延層的厚度及電阻率。為了提高擊穿電壓、降低結(jié)電容，需要較高電阻率的外延層，但提高擊穿電壓、降低結(jié)電容，需要較高電阻率的外延層，但為了降低集電極串聯(lián)電阻又希望外延層的電阻率盡量低一為了降低集電極串聯(lián)電阻又希望外延層的電阻率盡量低一些。些。 外延層的厚度要能夠容納兩個結(jié)深、三個區(qū)以及后續(xù)工外延層的厚度要能夠容納兩個結(jié)深、三個區(qū)以及后續(xù)工序?qū)ν庋訉拥南麚p。對于序?qū)ν庋訉拥南麚p。對于TTL電路，通常外延層的電阻率約電路，通常外延層的電阻率約為、厚為、厚37m；對于模擬電路，因其

5、工作電壓較高，所；對于模擬電路，因其工作電壓較高，所以外延層比較厚，電阻率也較大，大概為以外延層比較厚，電阻率也較大，大概為0.55*cm，厚厚717m。 8（4）生長隔離區(qū)）生長隔離區(qū) 隔離的目的是在外延層產(chǎn)生很多在電性上各自孤立的隔離的目的是在外延層產(chǎn)生很多在電性上各自孤立的隔離島，以實(shí)現(xiàn)元器件間的絕緣。隔離的方法有：隔離島，以實(shí)現(xiàn)元器件間的絕緣。隔離的方法有：PN結(jié)隔結(jié)隔離、全介質(zhì)隔離和離、全介質(zhì)隔離和PN結(jié)結(jié)-介質(zhì)混合隔離等多種，制作工藝介質(zhì)混合隔離等多種，制作工藝也不同，由于也不同，由于PN結(jié)反偏隔離的工藝比較簡單，成為最常用結(jié)反偏隔離的工藝比較簡單，成為最常用的方法。的方法。9隔離

6、區(qū)的生長流程如下：隔離氧化、隔離光刻、隔離擴(kuò)散。隔離區(qū)的生長流程如下：隔離氧化、隔離光刻、隔離擴(kuò)散。10（5）生長基區(qū)）生長基區(qū) 基區(qū)的摻雜和分布直接影響器件電流增益、截止頻率等基區(qū)的摻雜和分布直接影響器件電流增益、截止頻率等特性，因此摻雜的劑量及溫度等需嚴(yán)加控制?；鶇^(qū)的生長同特性，因此摻雜的劑量及溫度等需嚴(yán)加控制。基區(qū)的生長同樣要經(jīng)過氧化、光刻、擴(kuò)散三步。樣要經(jīng)過氧化、光刻、擴(kuò)散三步。11（6）發(fā)射區(qū)及集電極接觸區(qū)生長）發(fā)射區(qū)及集電極接觸區(qū)生長 半導(dǎo)體的摻雜濃度達(dá)到一定的程度才能和金屬之間形半導(dǎo)體的摻雜濃度達(dá)到一定的程度才能和金屬之間形成良好的歐姆接觸，而集電區(qū)摻雜濃度較低，所以必須生成良好

7、的歐姆接觸，而集電區(qū)摻雜濃度較低，所以必須生長集電極歐姆接觸區(qū)。長集電極歐姆接觸區(qū)。12（7）形成金屬互連）形成金屬互連 晶體管的各個區(qū)制作完成，就要開始制作金屬電極引晶體管的各個區(qū)制作完成，就要開始制作金屬電極引線，來實(shí)現(xiàn)電路內(nèi)部的元件互連和與外部連接的電極。需經(jīng)線，來實(shí)現(xiàn)電路內(nèi)部的元件互連和與外部連接的電極。需經(jīng)過引線氧化、引線孔光刻、金屬淀積、引線反刻等工序。過引線氧化、引線孔光刻、金屬淀積、引線反刻等工序。13 經(jīng)過以上工藝，一個標(biāo)準(zhǔn)埋層雙極晶體管的前道工藝經(jīng)過以上工藝，一個標(biāo)準(zhǔn)埋層雙極晶體管的前道工藝（wafer制作）已完成，接下來只要通過后道的測試、鍵制作）已完成，接下來只要通過后

8、道的測試、鍵合、封裝等工序就是成品了合、封裝等工序就是成品了 。14MOS工藝工藝 MOS的意思是的意思是Metal Oxide Semiconductor，即，即金屬金屬-氧化物氧化物-半導(dǎo)體器件。與雙極晶體管不同，它是單極型半導(dǎo)體器件。與雙極晶體管不同，它是單極型器件。按導(dǎo)電溝道的不同有器件。按導(dǎo)電溝道的不同有PMOS管和管和NMOS管之分。管之分。 MOS管（管（MOSFET）構(gòu)成的集成電路就是）構(gòu)成的集成電路就是MOS集成集成電路。由電路。由NMOS和和PMOS共同構(gòu)成的互補(bǔ)型集成電路就是共同構(gòu)成的互補(bǔ)型集成電路就是 CMOS集成電路。集成電路。151.工藝結(jié)構(gòu)工藝結(jié)構(gòu) NMOS和和P

9、MOS在結(jié)構(gòu)上完全相同，不同的是襯底和在結(jié)構(gòu)上完全相同，不同的是襯底和源、漏的摻雜類型。源、漏的摻雜類型。NMOS是在是在P型硅襯底上，通過選擇性型硅襯底上，通過選擇性摻雜形成摻雜形成N型的源漏區(qū)，由于它的導(dǎo)電溝道是型的源漏區(qū)，由于它的導(dǎo)電溝道是n型，故稱為型，故稱為NMOS；PMOS是在是在n型硅襯底上，通過選擇性摻雜形成型硅襯底上，通過選擇性摻雜形成p型源漏區(qū)，它的導(dǎo)電溝道是型源漏區(qū)，它的導(dǎo)電溝道是p型。型。162.鋁柵工藝與硅柵工藝鋁柵工藝與硅柵工藝 早期的早期的MOS工藝采用工藝采用Al作為柵電極，這樣的作為柵電極，這樣的MOS器件器件為鋁柵器件。鋁其缺點(diǎn)是，制造源、漏極與制造柵極需要

10、兩為鋁柵器件。鋁其缺點(diǎn)是，制造源、漏極與制造柵極需要兩次掩膜步驟，不容易對齊。次掩膜步驟，不容易對齊。17 1970年出現(xiàn)了硅柵工藝，采用多晶硅作為柵極。多晶年出現(xiàn)了硅柵工藝，采用多晶硅作為柵極。多晶硅本是絕緣體，經(jīng)過擴(kuò)散，摻入雜質(zhì)，可變?yōu)閷?dǎo)體，用作電硅本是絕緣體，經(jīng)過擴(kuò)散，摻入雜質(zhì)，可變?yōu)閷?dǎo)體，用作電極和連線。硅柵工藝有以下優(yōu)點(diǎn)：可實(shí)現(xiàn)自對準(zhǔn)工藝，從而極和連線。硅柵工藝有以下優(yōu)點(diǎn)：可實(shí)現(xiàn)自對準(zhǔn)工藝，從而徹底解決了柵極錯位問題；柵極電阻可通過摻雜來調(diào)節(jié)；多徹底解決了柵極錯位問題；柵極電阻可通過摻雜來調(diào)節(jié)；多晶硅與二氧化硅之間接觸界面晶硅與二氧化硅之間接觸界面性能良好，與后續(xù)高溫工藝的性能良好，

11、與后續(xù)高溫工藝的兼容性好；可靠性高、淀積均兼容性好；可靠性高、淀積均勻性好。勻性好。18CMOS工藝工藝 CMOS器件功耗低、速度快、抗干擾能力強(qiáng)、器件功耗低、速度快、抗干擾能力強(qiáng)、集成密度集成密度高、封裝成本低，在很多領(lǐng)域得到了廣泛的應(yīng)用。高、封裝成本低，在很多領(lǐng)域得到了廣泛的應(yīng)用。 1.阱阱 CMOS電路中既包含電路中既包含NMOS也包含也包含PMOS，NMOS是是做在做在p型襯底上的，型襯底上的，PMOS是做在是做在n型襯底上的，這就需要型襯底上的，這就需要在襯底中制作阱，根據(jù)阱的不同有在襯底中制作阱，根據(jù)阱的不同有P阱阱CMOS、N阱阱CMOS及雙阱（也叫孿生阱）及雙阱（也叫孿生阱）C

12、MOS。19P阱阱CMOS雙阱雙阱CMOSN阱阱CMOS20CMOS反相器版圖反相器版圖2.CMOS工藝流程工藝流程 以以CMOS電路電路的基本構(gòu)件的基本構(gòu)件CMOS反相器為例，來講反相器為例，來講述述P阱阱CMOS電路電路的工藝流程。的工藝流程。21（1）選擇襯底）選擇襯底 襯底可以是襯底可以是n型的，也可以是型的，也可以是p型的，選擇類型不同，型的，選擇類型不同，制作工藝也是有差別的，但原理是相同的。制作工藝也是有差別的，但原理是相同的。（2）P阱的制作阱的制作 首先用熱氧化法（干首先用熱氧化法（干-濕濕-干氧化模式）在襯底或外延層干氧化模式）在襯底或外延層上生長一層二氧化硅膜；接著用光刻

13、掩膜版在氧化層上刻出上生長一層二氧化硅膜；接著用光刻掩膜版在氧化層上刻出P阱的摻雜孔，提供雜質(zhì)源進(jìn)行摻雜；最后還需要在一定的阱的摻雜孔，提供雜質(zhì)源進(jìn)行摻雜；最后還需要在一定的條件下（通常選擇在條件下（通常選擇在1150的氮氧混合氣氛中）退火，使的氮氧混合氣氛中）退火，使 雜質(zhì)激活以及再分布。由于退火氛圍中含氧，所以雜質(zhì)激活以及再分布。由于退火氛圍中含氧，所以22退火的同時在退火的同時在wafer表面也生長了一層薄薄的氧化層。表面也生長了一層薄薄的氧化層。氧化氧化摻雜摻雜光刻光刻23（3）場氧氧化、確定有源區(qū)）場氧氧化、確定有源區(qū) CMOS中中n溝道晶體管和溝道晶體管和p溝道晶體管所在的區(qū)域?yàn)闇?/p>

14、道晶體管所在的區(qū)域?yàn)椤坝杏性磪^(qū)源區(qū)”。為了減少寄生晶體管的影響，需要在不同的。為了減少寄生晶體管的影響，需要在不同的MOS晶晶體管之間形成較厚的氧化層，稱為體管之間形成較厚的氧化層，稱為“場氧場氧”。場氧以外的區(qū)。場氧以外的區(qū)即即為有源區(qū)。制作步驟如下：為有源區(qū)。制作步驟如下：淀積氮化硅層、有源區(qū)光刻、淀積氮化硅層、有源區(qū)光刻、N管場區(qū)注入、生長場氧。管場區(qū)注入、生長場氧。24CMOS工藝工藝25（4）生長多晶硅柵）生長多晶硅柵 制作步驟如下：制作步驟如下：氧氧化；化；P管場區(qū)注入；柵管場區(qū)注入；柵氧化；生長多晶硅；氧化；生長多晶硅；形成硅柵。形成硅柵。26（5）形成）形成PMOS的源、漏區(qū)的

15、源、漏區(qū) 柵電極形成后，就可以制作柵電極形成后，就可以制作PMOS管和管和NMOS管。管。P溝道溝道MOS晶體管的制作包括：光刻；摻雜。晶體管的制作包括：光刻；摻雜。27（6）形成）形成NMOS的源、漏區(qū)的源、漏區(qū) 生成生成p溝道溝道MOS晶體管后，就可采用類似方法制作晶體管后，就可采用類似方法制作n溝溝道道MOS晶體管。晶體管。28（7）生長）生長PSG 接下來的二氧化硅層都是通過化學(xué)反應(yīng)沉積而成的，其接下來的二氧化硅層都是通過化學(xué)反應(yīng)沉積而成的，其中加入中加入 形成形成PSG ，加入，加入 形成形成BPSG 以平坦表面。以平坦表面。PSG或或BPSG能很好的穩(wěn)定可動離子，保證能很好的穩(wěn)定可

16、動離子，保證MOS器件的電器件的電壓穩(wěn)定性，它們還起到保護(hù)管芯表面提高使用可靠性的作壓穩(wěn)定性，它們還起到保護(hù)管芯表面提高使用可靠性的作用。用。3PH62HB29（8）制作電極引線）制作電極引線 為了形成電極，首先應(yīng)進(jìn)行引線孔的光刻；接下來采用為了形成電極，首先應(yīng)進(jìn)行引線孔的光刻；接下來采用蒸發(fā)或?yàn)R射工藝在晶片表面淀積金屬層，按照電路連接要求蒸發(fā)或?yàn)R射工藝在晶片表面淀積金屬層，按照電路連接要求反刻出金屬互連線。為了形成良好的歐姆接觸，布線工藝是反刻出金屬互連線。為了形成良好的歐姆接觸，布線工藝是在含有在含有510%氫的氮?dú)庵校跉涞牡獨(dú)庵?，?00500溫度下熱處溫度下熱處理理1530分鐘，以使

17、鋁和硅合金化。最后還要定出分鐘，以使鋁和硅合金化。最后還要定出PAD接接觸孔，以便進(jìn)行引線鍵合工作。觸孔，以便進(jìn)行引線鍵合工作。3031（9）后工序加工）后工序加工 至此，前工序已完成。再經(jīng)過中測、芯片切割、芯片粘至此，前工序已完成。再經(jīng)過中測、芯片切割、芯片粘貼、引線鍵合、壓模、篩選、測試，挑選出合格產(chǎn)品。以上貼、引線鍵合、壓模、篩選、測試，挑選出合格產(chǎn)品。以上是最基本的單阱是最基本的單阱CMOS工藝流程。工藝流程。 在實(shí)際中，為了提高電路的某些性能，還需要增加其它在實(shí)際中，為了提高電路的某些性能，還需要增加其它附加工藝步驟。附加工藝步驟。323.歐姆接觸區(qū)歐姆接觸區(qū) CMOS電路中為了使阱

18、與襯底之間的電路中為了使阱與襯底之間的PN結(jié)處于反偏，結(jié)處于反偏，起到隔離作用，需將起到隔離作用，需將p阱連阱連接到電路中電壓最低處，而接到電路中電壓最低處，而n型襯底連接到電壓最高處。型襯底連接到電壓最高處。另外因阱和襯底摻雜濃度較另外因阱和襯底摻雜濃度較低，故在阱、襯底區(qū)域有一低，故在阱、襯底區(qū)域有一小部分要進(jìn)行重?fù)诫s，其作用是便于以后與金屬電極間形成小部分要進(jìn)行重?fù)诫s，其作用是便于以后與金屬電極間形成 良好的歐姆接觸。良好的歐姆接觸。33 n阱阱CMOS工藝與工藝與p阱阱CMOS工藝流程相同，只是在襯工藝流程相同，只是在襯底、阱、摻雜類型的選擇上有所不同而已。此外，還有雙底、阱、摻雜類型

19、的選擇上有所不同而已。此外，還有雙阱工藝，雙阱工藝是在重?fù)诫s的襯底上生長一層輕摻雜的阱工藝，雙阱工藝是在重?fù)诫s的襯底上生長一層輕摻雜的外延層，以防止閂鎖效應(yīng)，然后在輕摻雜的外延層內(nèi)分別外延層，以防止閂鎖效應(yīng)，然后在輕摻雜的外延層內(nèi)分別形成形成n阱和阱和p阱，其它步驟都與單阱阱，其它步驟都與單阱CMOS工藝相同。工藝相同。34Bi-CMOS工藝工藝 Bi-CMOS是同時包括雙極和是同時包括雙極和MOS晶體管的集成電晶體管的集成電路，它結(jié)合了雙極器件的高跨導(dǎo)、強(qiáng)驅(qū)動能力和路，它結(jié)合了雙極器件的高跨導(dǎo)、強(qiáng)驅(qū)動能力和CMOS器器件的高集成度、低功耗的優(yōu)點(diǎn)，使它們互相取長補(bǔ)短、發(fā)件的高集成度、低功耗的優(yōu)

20、點(diǎn)，使它們互相取長補(bǔ)短、發(fā)揮各自優(yōu)點(diǎn)，制造高速、高集成度、好性能的揮各自優(yōu)點(diǎn)，制造高速、高集成度、好性能的VLSI。 目前，目前，Bi-CMOS工藝主要有兩大類：一類是以工藝主要有兩大類：一類是以CMOS工藝為基礎(chǔ)，加入雙極晶體管基區(qū)和發(fā)射區(qū)工藝而實(shí)現(xiàn)的工藝為基礎(chǔ)，加入雙極晶體管基區(qū)和發(fā)射區(qū)工藝而實(shí)現(xiàn)的Bi-CMOS工藝，包括工藝，包括p阱阱Bi-CMOS和和n阱阱Bi-CMOS。其。其特點(diǎn)是工藝簡單，成本低。對保證其中特點(diǎn)是工藝簡單，成本低。對保證其中CMOS器件的性能比器件的性能比較有利，而雙極器件的速度和驅(qū)動能力都受到限制。較有利，而雙極器件的速度和驅(qū)動能力都受到限制。35另一類則是以雙

21、極工藝為基礎(chǔ)，其中揉合推阱、柵氧等工藝另一類則是以雙極工藝為基礎(chǔ)，其中揉合推阱、柵氧等工藝而實(shí)現(xiàn)的而實(shí)現(xiàn)的Bi-CMOS工藝，其中包括工藝，其中包括p阱阱Bi-CMOS和雙阱和雙阱Bi-CMOS。其特點(diǎn)是工藝復(fù)雜，但速度快，更符合高速器。其特點(diǎn)是工藝復(fù)雜，但速度快，更符合高速器件的制作要求。件的制作要求。1.以以CMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的Bi-CMOS工藝工藝（1）以）以p阱阱CMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的Bi-CMOS工藝工藝 采用采用N型輕摻雜襯底，型輕摻雜襯底，PMOS直接做在襯底上，直接做在襯底上，NMOS則做在則做在P阱中。而阱中。而NPN型雙極晶體管，是用型雙極晶體管，是用

22、N型襯底作為集型襯底作為集 電區(qū)，電區(qū)，P阱作為基區(qū)，發(fā)射區(qū)和集電極接觸區(qū)則是通阱作為基區(qū)，發(fā)射區(qū)和集電極接觸區(qū)則是通36大量的大量的N型雜質(zhì)擴(kuò)散得到的。工藝簡單，但集電極的串聯(lián)電型雜質(zhì)擴(kuò)散得到的。工藝簡單，但集電極的串聯(lián)電阻太大。另外，阻太大。另外，NPN管與管與PMOS管共襯底限制了管共襯底限制了NPN的使的使用。這些問題可通過增加埋層、外延等工藝加以改善。用。這些問題可通過增加埋層、外延等工藝加以改善。37（2）以）以N阱阱CMOS工藝為基礎(chǔ)的工藝為基礎(chǔ)的Bi-CMOS工藝工藝 采用采用P型重?fù)诫s的襯底，并在其上制備型重?fù)诫s的襯底，并在其上制備N型重?fù)诫s的埋型重?fù)诫s的埋層和層和P型輕摻雜