第2章計(jì)算機(jī)的邏輯部件

1、第二章 計(jì)算機(jī)的邏輯部件n布爾代數(shù)的基礎(chǔ)知識(shí)n計(jì)算機(jī)中常用的組合邏輯電路n時(shí)序邏輯電路n陣列邏輯電路2.1布爾代數(shù)的基礎(chǔ)知識(shí)布爾代數(shù)的基礎(chǔ)知識(shí)一、布爾代數(shù)的基本概念：一、布爾代數(shù)的基本概念： 計(jì)算機(jī)內(nèi)部的信息都是以二進(jìn)制碼來(lái)表示，二進(jìn)制碼有兩計(jì)算機(jī)內(nèi)部的信息都是以二進(jìn)制碼來(lái)表示，二進(jìn)制碼有兩種可能的值：種可能的值：“1”和和“0”。如果賦以它們邏輯屬性，那么這種。如果賦以它們邏輯屬性，那么這種變量就成為變量就成為邏輯變量邏輯變量。描述邏輯變量關(guān)系的函數(shù)稱(chēng)為。描述邏輯變量關(guān)系的函數(shù)稱(chēng)為邏輯函數(shù)邏輯函數(shù)。實(shí)現(xiàn)邏輯函數(shù)的電路稱(chēng)為實(shí)現(xiàn)邏輯函數(shù)的電路稱(chēng)為邏輯電路邏輯電路。 以代數(shù)形式對(duì)邏輯變量和邏輯函數(shù)

2、進(jìn)行描述、分析和運(yùn)算以代數(shù)形式對(duì)邏輯變量和邏輯函數(shù)進(jìn)行描述、分析和運(yùn)算的數(shù)學(xué)工具是邏輯代數(shù)，它是英國(guó)的喬治的數(shù)學(xué)工具是邏輯代數(shù)，它是英國(guó)的喬治.布爾于布爾于1849年提出年提出的，所以也叫布爾代數(shù)。布爾代數(shù)是邏輯電路十分重要的分析的，所以也叫布爾代數(shù)。布爾代數(shù)是邏輯電路十分重要的分析和設(shè)計(jì)工具。和設(shè)計(jì)工具。 布爾代數(shù)有三種基本邏輯操作：布爾代數(shù)有三種基本邏輯操作：“與與”（邏輯乘，符號(hào)（邏輯乘，符號(hào)）“或或”（邏輯加，符號(hào)（邏輯加，符號(hào)+） “非非”（求反，符號(hào)（求反，符號(hào)-）。）。_與邏輯與邏輯或邏輯或邏輯非邏輯非邏輯+_ABYY=ABY=Y=A+BAAB+Y_A+Y_ABY00001110

3、1111ABY000010100111AY0110二二 、邏輯代數(shù)的公式和定理、邏輯代數(shù)的公式和定理與運(yùn)算：111 001 010 000（2）基本公式0-1 律：AAAA10 0011AA或運(yùn)算：111 101 110 000非 運(yùn) 算 ：10 01互補(bǔ)律： 0 1AAAA等冪律：AAAAAA 雙 重 否 定 律 ：AA 分別令分別令A(yù)=0及及A=1代入這些代入這些公式，即可證公式，即可證明它們的正確明它們的正確性。性。（1）常量之間的關(guān)系（3）基本定理交換律：ABBAABBA結(jié)合律：)()()()(CBACBACBACBA分配律：)()()(CABACBACABACBA反演律（摩根定律）：

4、BABABABA .利用真值表很容易證利用真值表很容易證明這些公式的正確性。明這些公式的正確性。如證明如證明AB=BA：A B A.B B.A0 00 11 01 100010001(A+B)(A+C)=AA+AB+AC+BC分配率分配率A(B+C)=AB+ACA(B+C)=AB+AC=A+AB+AC+BC等冪率等冪率AA=AAA=A=A(1+B+C)+BC分配率分配率A(B+C)=AB+ACA(B+C)=AB+AC=A+BC0-10-1率率A+1=1A+1=1證明分配率：A+BC=(A+B)(A+C)證明：證明：（4）常用公式還原律：ABABAABABA)()(吸收率：BABAABABAAA

5、BAAABAA)( )()(1BA BA 分配率分配率A+BC=(A+B)(A+C)A+BC=(A+B)(A+C)互補(bǔ)率互補(bǔ)率A+A=1A+A=10-10-1率率A A1=11=1證 明 ：)(BAAABAA冗 余 律 ：CAABBCCAAB證明：BCCAABBCAABCCAABBCAACAAB)(互補(bǔ)率互補(bǔ)率A+A=1A+A=1分配率分配率A(B+C)=AB+ACA(B+C)=AB+AC)1 ()1 (BCACABCAAB 0-10-1率率A+1=1A+1=12.2邏輯函數(shù)的化簡(jiǎn)：邏輯函數(shù)的化簡(jiǎn)：代數(shù)化簡(jiǎn)法：（P16) 代數(shù)化簡(jiǎn)法是直接利用布爾代數(shù)的基本代數(shù)化簡(jiǎn)法是直接利用布爾代數(shù)的基本公式

6、和規(guī)則進(jìn)行化簡(jiǎn)的一種方法。公式和規(guī)則進(jìn)行化簡(jiǎn)的一種方法。例：例： 化簡(jiǎn)邏輯函數(shù)化簡(jiǎn)邏輯函數(shù)F=AB+C+BCD F=AB+C+BCD =(AB+C+BC)+BCD=(AB+ C)+(BC+BCD) =(AB+C)+BC=AB+C卡諾圖化簡(jiǎn)法：（P17） 邏輯函數(shù)的最小項(xiàng)及其性質(zhì)邏輯函數(shù)的最小項(xiàng)及其性質(zhì)（1）最小項(xiàng)：如果一個(gè)函數(shù)的某個(gè)乘積項(xiàng)包含了函數(shù)的全部變量，其中每個(gè)變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)乘積項(xiàng)稱(chēng)為該函數(shù)的一個(gè)標(biāo)準(zhǔn)積項(xiàng)，通常稱(chēng)為最小項(xiàng)。3個(gè)變量A、B、C可組成8個(gè)最小項(xiàng)：ABCCABCBACBABCACBACBACBA、（2）最小項(xiàng)的表示方法：通常用符號(hào)mi來(lái)表

7、示最小項(xiàng)。下標(biāo)i的確定：把最小項(xiàng)中的原變量記為1，反變量記為0，當(dāng)變量順序確定后，可以按順序排列成一個(gè)二進(jìn)制數(shù)，則與這個(gè)二進(jìn)制數(shù)相對(duì)應(yīng)的十進(jìn)制數(shù)，就是這個(gè)最小項(xiàng)的下標(biāo)i。3個(gè)變量A、B、C的8個(gè)最小項(xiàng)可以分別表示為：ABCmCABmCBAmCBAmBCAmCBAmCBAmCBAm76543210、 邏輯函數(shù)的最小項(xiàng)表達(dá)式邏輯函數(shù)的最小項(xiàng)表達(dá)式任何一個(gè)邏輯函數(shù)都可以表示成唯一的一組最小項(xiàng)之和，稱(chēng)為標(biāo)準(zhǔn)與或表達(dá)式，也稱(chēng)為最小項(xiàng)表達(dá)式)7 , 3 , 2 , 1 , 0()()(73210mmmmmmABCBCACBACBACBABCAABCCBACBACBABCABCAACCBBABCAY對(duì)于不是

8、最小項(xiàng)表達(dá)式的與或表達(dá)式，可利用公式AA1 和A(B+C)ABBC來(lái)配項(xiàng)展開(kāi)成最小項(xiàng)表達(dá)式。 用卡諾圖表示用卡諾圖表示最小項(xiàng)最小項(xiàng)用卡諾圖表示用卡諾圖表示邏輯函數(shù)邏輯函數(shù)用卡諾圖用卡諾圖化簡(jiǎn)邏輯函數(shù)化簡(jiǎn)邏輯函數(shù)具有具有隨意項(xiàng)隨意項(xiàng)的邏輯函數(shù)的化簡(jiǎn)的邏輯函數(shù)的化簡(jiǎn) BC A 00 01 11 10 0 m0 m1 m3 m2 1 m4 m5 m7 m6 三變量的卡諾圖三變量的卡諾圖 CD AB 00 01 11 10 00 m0 m1 m3 m2 01 m4 m5 m7 m6 11 m12 m13 m15 m14 10 m8 m9 m11 m10 四變量的卡諾圖四變量的卡諾圖 B A 0 1 0

9、 m0(BA) m1(BA) 1 m2(BA) m3(AB) 二變量的卡諾圖二變量的卡諾圖卡諾圖卡諾圖 CD AB 00 01 11 10 00 0 1 0 0 01 1 0 0 1 11 0 0 1 0 10 1 1 1 1 用卡諾圖表示邏輯函數(shù) CDE AB 000 001 011 010 110 111 101 100 00 m0 m1 m3 m2 m6 m7 m5 m4 01 M8 m9 m11 m10 m14 m15 m13 m12 11 m24 m25 m27 m26 m31 m30 m29 m28 10 m16 m17 m19 m18 m22 m23 m21 m20 五變量的卡諾

10、圖)15,11,10,9,8,6,4,1( imBAACDDBADCBAYi例例BC A 00 01 11 10 0 0 1 1 1 1 1 1 0 1 DCACBADCDCAABDABCY DADAYYDAYYY 1CBCABAY )6 , 5 , 4 , 3 , 2 , 1(mCBCBCACAYCD AB 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 1 1 1 1 CD AB 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 1 1 1 1 10 1 1 1 1 用卡諾圖用卡諾圖化簡(jiǎn)化簡(jiǎn)用卡諾圖化簡(jiǎn)具有隨意項(xiàng)的邏輯函數(shù)用卡諾圖化簡(jiǎn)具有隨

11、意項(xiàng)的邏輯函數(shù)CD AB 00 01 11 10 00 1 01 1 11 10 1 DADAY 0010141591253871 mmmmmmmDCBADABCABCDDCBADCABDCBACDBAmmmDCBABCDADCBAY約約束束第一章用卡諾圖化簡(jiǎn)，沒(méi)有多余的方塊群，不一定最簡(jiǎn)CD AB 00 01 11 10 00 1 1 0 1 01 0 1 1 1 11 0 0 1 1 10 0 0 0 0 CD AB 00 01 11 10 00 1 1 0 1 01 0 1 1 1 11 0 0 1 1 10 0 0 0 0 BDDCABDACBAY 非非最最簡(jiǎn)簡(jiǎn)表表達(dá)達(dá)式式BDDCAD

12、BAY最簡(jiǎn)表達(dá)式最簡(jiǎn)表達(dá)式 利用卡諾圖獲得函數(shù)最簡(jiǎn)表達(dá)式的步驟如下：利用卡諾圖獲得函數(shù)最簡(jiǎn)表達(dá)式的步驟如下：（1）將邏輯函數(shù)表示在卡諾圖上。（2）識(shí)別圍圈8方格的組合，如果不能則進(jìn)行（3）。（3）識(shí)別圍圈4方格的組合，如果不能則進(jìn)行（4）。（4）識(shí)別圍圈2方格的組合。（5）將不能與任何其它方格組合的一個(gè)方格單獨(dú)圍圈。（6）將各圍圈組成的與項(xiàng)進(jìn)行相加。2.3邏輯門(mén)的實(shí)現(xiàn)：邏輯門(mén)的實(shí)現(xiàn)： 任何復(fù)雜的邏輯運(yùn)算都可以通過(guò)基本邏輯操任何復(fù)雜的邏輯運(yùn)算都可以通過(guò)基本邏輯操作作“與與”、“或或”、“非非”來(lái)實(shí)現(xiàn)。實(shí)現(xiàn)這三種來(lái)實(shí)現(xiàn)。實(shí)現(xiàn)這三種基本邏輯操作的電路是三種基本門(mén)電路：基本邏輯操作的電路是三種基本門(mén)電

13、路：“與與”門(mén)、門(mén)、“或或”門(mén)、門(mén)、“非非”門(mén)（反相門(mén)）。門(mén)（反相門(mén)）。 P18（圖（圖2.4)給出了各種邏輯門(mén)的圖形符號(hào)。給出了各種邏輯門(mén)的圖形符號(hào)。邏輯門(mén)電路的分類(lèi)邏輯門(mén)電路的分類(lèi)n組合邏輯電路n不具備記憶功能不具備記憶功能，任意時(shí)刻的輸出信號(hào)，任意時(shí)刻的輸出信號(hào)僅僅取決于取決于該時(shí)刻的輸入信號(hào)，而與電路過(guò)去的電平狀態(tài)無(wú)該時(shí)刻的輸入信號(hào)，而與電路過(guò)去的電平狀態(tài)無(wú)關(guān)。關(guān)。n建立在簡(jiǎn)單邏輯門(mén)基礎(chǔ)上，可以直接用真值表和建立在簡(jiǎn)單邏輯門(mén)基礎(chǔ)上，可以直接用真值表和邏輯表達(dá)式表示邏輯表達(dá)式表示。n時(shí)序邏輯電路n具有記憶功能具有記憶功能，電路的輸出，電路的輸出不僅不僅取決與當(dāng)時(shí)的輸取決與當(dāng)時(shí)的輸入狀況，

14、而且取決于電路的狀態(tài)。入狀況，而且取決于電路的狀態(tài)。n建立在觸發(fā)器的基礎(chǔ)上，如寄存器、計(jì)數(shù)器建立在觸發(fā)器的基礎(chǔ)上，如寄存器、計(jì)數(shù)器第一章2.4 計(jì)算機(jī)中常見(jiàn)的組合邏輯電路計(jì)算機(jī)中常見(jiàn)的組合邏輯電路n加法器加法器n算術(shù)邏輯單元算術(shù)邏輯單元n譯碼器譯碼器n多路選擇器多路選擇器真值表真值表電路功電路功能描述能描述設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 2 邏輯表達(dá)式邏輯表達(dá)式：用與非門(mén)設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉

15、重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。ABCCABCBAmmmY765 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式化簡(jiǎn) 4 5 邏輯變換邏輯變換 6 邏輯電邏輯電路圖路圖 3 化簡(jiǎn) 4 111Y= AB +AC 5 ACABY 6 nnnnnnnYXYXYXH_ 半加器：(P19 圖2.5) Xn Yn Hn 0 0 0 0 1 1 1 0 1 1 1 0 全加器：（P19 圖2.6）111_1_1_nnn

16、nnnnnnnnnnnnnCYXCYXCYXCYXCYXF11_1_1_nnnnnnnnnnnnnCYXCYXCYXCYXCFAACiBSCo 串行加法器：串行加法器： 超前進(jìn)位加法器： 為了提高加法器的工作速度，實(shí)現(xiàn)快速加法運(yùn)算，采用超前進(jìn)位加法器。 我們引入進(jìn)位傳遞函數(shù) Pi=Xi+Yi 和進(jìn)位產(chǎn)生函數(shù) Gi=XiYi C1=X1Y1+(X1+Y1)C0=G1+P1C0 C2=X2Y2+(X2+Y2)C1=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 加法器的應(yīng)

17、用加法器的應(yīng)用1、8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進(jìn)制并行加法、二進(jìn)制并行加法/減法器減法器C0-10時(shí)，時(shí)，B 0=B，電路，電路執(zhí)行執(zhí)行A+B運(yùn)算；當(dāng)運(yùn)算；當(dāng)C0-11時(shí)，時(shí)，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運(yùn)算。運(yùn)算。3、二、二-十進(jìn)制加法器十進(jìn)制加法器C&進(jìn)位輸出被加

18、數(shù)加數(shù)“0”1&8421 BCD 輸出 S3 S2 S1 S0C3 4 位二進(jìn)制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二進(jìn)制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0進(jìn)位輸入13233SSSSCC修正條件修正條件二、算術(shù)邏輯單元：二、算術(shù)邏輯單元： ALU是一種功能較強(qiáng)的組合電路。它能實(shí)現(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算。ALU的基本組合邏輯結(jié)構(gòu)是超前進(jìn)位加法器，通過(guò)改變加法器的Gi和Pi來(lái)獲得多種運(yùn)算能力。 Gi定義為進(jìn)位產(chǎn)生信號(hào)，Pi定義為進(jìn)位傳遞信號(hào)。Gi的優(yōu)先級(jí)比Pi高，也就是說(shuō)：當(dāng)Gi = 1時(shí)（當(dāng)然此

19、時(shí)也有Pi = 1），無(wú)條件產(chǎn)生進(jìn)位，而不管Ci是多少; 下面通過(guò)介紹國(guó)際流行的美國(guó)SN74181型四位ALU中規(guī)模集成電路來(lái)介紹ALU的原理。 SN74181 型ALU能執(zhí)行16種算術(shù)運(yùn)算和16種邏輯運(yùn)算。（P22圖2.9） 用4片74181電路可組成16位ALU。片內(nèi)進(jìn)位是快速的，但片間進(jìn)位是逐片傳遞的。 如果把16位ALU中的每四位作為一組，用類(lèi)似四位超前進(jìn)位加法器，“位間快速進(jìn)位”的形成方法來(lái)實(shí)現(xiàn)16位ALU（由四片ALU組成）中的“組間快速進(jìn)位”，那么就能得到16位位快速ALU。 和前面講過(guò)的一位的進(jìn)位產(chǎn)生函數(shù)Gi和Pi的定義相似，四位一組的進(jìn)位產(chǎn)生函數(shù)Gn和Pn為： Gn = G3

20、 + P3G2 + P3P2G1 + P3P2P1G0 Pn = P3P2P1P0 Gi = Ai Bi Pi = Ai + Bi 譯碼器譯碼器有n個(gè)輸入變量，2n個(gè)(或少于2n個(gè))輸出，每個(gè)輸出對(duì)應(yīng)于n個(gè)輸入變量的一個(gè)最小項(xiàng)。當(dāng)輸入為某一組合時(shí)，對(duì)應(yīng)的僅有一個(gè)輸出為“0”(或?yàn)椤?”)，其余輸出均為“1”(或?yàn)椤?”)。譯碼器的用途是把輸入代碼譯成相應(yīng)的控制電位，以實(shí)現(xiàn)代碼所要求的操作。集成二進(jìn)制譯碼器集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當(dāng)G11、 時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G10、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。0

21、7YYAG2BG2022BAGG122BAGG 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01

22、01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進(jìn)制碼：自然二進(jìn)制碼輸輸出出：低電平有效：低電平有效BAGGG222練習(xí)n設(shè)計(jì)二-十進(jìn)制譯碼器. 把二進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱(chēng)為二-十進(jìn)制譯碼器。 二-十進(jìn)制譯碼器的輸入

23、是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼）,輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9Y0表示。真值表真值表A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 0

24、0 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 001239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖采用完全譯碼方案數(shù)據(jù)選擇器n數(shù)據(jù)選擇器又稱(chēng)多路開(kāi)關(guān)，是以數(shù)據(jù)選擇器又稱(chēng)多路開(kāi)關(guān)，是以“與或與或”門(mén)或門(mén)或“與或非與或非”門(mén)為主的電路。它能在

25、門(mén)為主的電路。它能在選擇信號(hào)的作用下，從多個(gè)輸入通道中選擇信號(hào)的作用下，從多個(gè)輸入通道中選擇某一個(gè)通道的數(shù)據(jù)作為輸出。選擇某一個(gè)通道的數(shù)據(jù)作為輸出。用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)數(shù)據(jù)選擇器的主要特點(diǎn)：120niiimDY（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來(lái)選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E基本步驟確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個(gè)

26、地址變量的數(shù)據(jù)選擇器，不需要增加門(mén)電路，最多可實(shí)現(xiàn)n1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS153 2 74LS153有兩個(gè)地址變量。求求Di 3 （1）公式法）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：103210mmCmCmABCBACBAL4選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：33221100DmDmDmDmY比較L和Y，得：103210DDCDCD、 3 畫(huà)連線(xiàn)圖畫(huà)連線(xiàn)圖 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 2.5 2.5 時(shí)序邏輯電路時(shí)序邏輯電路 時(shí)序邏輯電路不但與當(dāng)前的輸入

27、狀態(tài)有關(guān)，而且時(shí)序邏輯電路不但與當(dāng)前的輸入狀態(tài)有關(guān)，而且還與以前的輸入狀態(tài)有關(guān)。時(shí)序電路內(nèi)必須有存儲(chǔ)信還與以前的輸入狀態(tài)有關(guān)。時(shí)序電路內(nèi)必須有存儲(chǔ)信息的記憶元件息的記憶元件-觸發(fā)器。觸發(fā)器。一、觸發(fā)器： 觸發(fā)器種類(lèi)很多。按時(shí)鐘控制方式來(lái)分，有電位觸發(fā)、邊沿觸發(fā)、主-從觸發(fā)等方式。按功能分類(lèi)，有R-S型、D型、J-K型等功能。同一功能觸發(fā)器可以由不同觸發(fā)方式來(lái)實(shí)現(xiàn)。這里將以觸發(fā)方式為線(xiàn)索，介紹幾種常用的觸發(fā)器。基本基本RS觸發(fā)器觸發(fā)器電電路路組組成成和和邏邏輯輯符符號(hào)號(hào) SR QQ S R Q Q(a) 邏輯圖(b) 邏輯符號(hào)& SR信號(hào)輸入端，低電平有效。信號(hào)輸入端，低電平有效。信號(hào)輸

28、出端，信號(hào)輸出端，Q=0、Q=1的狀態(tài)稱(chēng)的狀態(tài)稱(chēng)0狀態(tài)，狀態(tài)，Q=1、Q=0的狀態(tài)稱(chēng)的狀態(tài)稱(chēng)1狀態(tài)，狀態(tài)， SR QQ&工作原理工作原理R SQ10010 10R=0、S=1時(shí)：由于R=0，不論原來(lái)Q為0還是1，都有Q=1；再由S=1、Q=1可得Q0。即不論觸發(fā)器原來(lái)處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱(chēng)將觸發(fā)器置0或復(fù)位。R端稱(chēng)為觸發(fā)器的置0端或復(fù)位端。 SR QQ&0110R SQ0 10R=1、S=0時(shí)：由于S=0，不論原來(lái)Q為0還是1，都有Q=1；再由R=1、Q=1可得Q0。即不論觸發(fā)器原來(lái)處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱(chēng)將觸發(fā)器置1或置位。S端稱(chēng)為觸發(fā)器的置1端

29、或置位端。1 01 SR QQ&1110R=1、S=1時(shí)：根據(jù)與非門(mén)的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來(lái)的狀態(tài)被觸發(fā)器存 儲(chǔ)起來(lái)，這體現(xiàn)了觸發(fā)器具有記憶能力。R SQ0 101 011 1不變10 SR QQ&0011R SQ0 101 011 1不變0 0不定R=0、S=0時(shí)：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門(mén)延遲時(shí)間不可能完全相等，在兩輸入端的0同時(shí)撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。R SnQ1nQ功 能0 0 00 0 1不 用不 用不 允 許0 1 00 1 100

30、01nQ置 01 0 01 0 11111nQ置 11 1 01 1 101nnQQ1保 持特性表（真值表）特性表（真值表）現(xiàn)態(tài)：觸發(fā)器接收輸入信號(hào)之前的狀態(tài)，也就是觸發(fā)器原來(lái)的穩(wěn)定狀態(tài)。次態(tài)：觸發(fā)器接收輸入信號(hào)之后所處的新的穩(wěn)定狀態(tài)。 Qn0001111000011011RS次態(tài)次態(tài)Qn+1的卡諾圖的卡諾圖約束條件 1)(1SRQRSQRSQnnn特性方程特性方程觸發(fā)器的特性方程就是觸發(fā)器次態(tài)Qn+1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式1、電位觸發(fā)方式觸發(fā)器、電位觸發(fā)方式觸發(fā)器同步同步RS觸發(fā)器觸發(fā)器G1 G2G3 G4S CP RS CP R&Q QS CP RS CP RQ QQ Q

31、(a) 邏輯電路(b) 曾用符號(hào)1S C1 1RQ Q(c) 國(guó)標(biāo)符號(hào)&RSCP0時(shí)，R=S=1，觸發(fā)器保持原來(lái)狀態(tài)不變。CP1時(shí)，工作情況與基本RS觸發(fā)器相同。同步同步D觸發(fā)器（鎖存器）觸發(fā)器（鎖存器）G3 G4G1 G2 S RDG1 G2CPQ Q(a) D 觸發(fā)器的構(gòu)成1D D CP 1D C1Q Q(c) 邏輯符號(hào)CPG3 G4&Q Q(b) D 觸發(fā)器的簡(jiǎn)化電路SR&DQDDQRSQnnn1CP=1期間有效期間有效將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程：波波形形圖圖EDQQ的區(qū)域是修改有效區(qū)邊沿觸發(fā)器邊沿觸發(fā)器EDSDRDQQ

32、觸發(fā)上升沿練習(xí) 設(shè)A為鎖存器，B為D觸發(fā)器，設(shè)輸入信號(hào)和觸發(fā)信號(hào)關(guān)系如圖，畫(huà)出輸出端波形(設(shè)A，B原狀態(tài)均為0)。輸入數(shù)據(jù)觸發(fā)信號(hào)主從觸發(fā)器主從觸發(fā)器1 1、主從、主從RS觸發(fā)器觸發(fā)器G5 G6G1 G2G7 主觸發(fā)器 G8Qm QmG3 從觸發(fā)器 G4&Q Q&1S R CPCPG9(a) 邏輯電路&工作原理工作原理（1）接收輸入信號(hào)過(guò)程CP=1期間：主觸發(fā)器控制門(mén)G7、G8打開(kāi)，接收輸入信號(hào)R、S，有： 從觸發(fā)器控制門(mén)G3、G4封鎖，其狀態(tài)保持不變。01RSQRSQnmnmG5 G6G1 G2G7 主觸發(fā)器 G8Qm QmG3 從觸發(fā)器 G4&Q Q&

33、;1S R CPCPG9&（2）輸出信號(hào)過(guò)程CP下降沿到來(lái)時(shí)，主觸發(fā)器控制門(mén)G7、G8封鎖，在CP=1期間接收的內(nèi)容被存儲(chǔ)起來(lái)。同時(shí)，從觸發(fā)器控制門(mén)G3、G4被打開(kāi)，主觸發(fā)器將其接收的內(nèi)容送入從觸發(fā)器，輸出端隨之改變狀態(tài)。在CP=0期間，由于主觸發(fā)器保持狀態(tài)不變，因此受其控制的從觸發(fā)器的狀態(tài)也即Q、Q的值當(dāng)然不可能改變。01RSQRSQnnCP下降沿到來(lái)時(shí)有效特性特性方程方程2、主-從JK觸發(fā)器：nnKQRQJS 下降沿到來(lái)時(shí)有效CPQKQJQKQQJQRSQnnnnnnn 1代入主從RS觸發(fā)器的特性方程，即可得到主從JK觸發(fā)器的特性方程：觸發(fā)器的開(kāi)關(guān)特性 描述觸發(fā)器特性的參數(shù)很多。其

34、中既描述觸發(fā)器特性的參數(shù)很多。其中既有描述傳輸延遲的參數(shù)，也有描述各輸有描述傳輸延遲的參數(shù)，也有描述各輸入波形寬度要求的參數(shù)，還有描述各輸入波形寬度要求的參數(shù)，還有描述各輸入波形之間時(shí)間配合要求的參數(shù)。如果入波形之間時(shí)間配合要求的參數(shù)。如果在使用時(shí)不能滿(mǎn)足參數(shù)的要求，那么，在使用時(shí)不能滿(mǎn)足參數(shù)的要求，那么，電路就不能正常地工作。電路就不能正常地工作。寄存器和移位寄存器 寄存器是計(jì)算機(jī)的一個(gè)重要部件，用于暫存數(shù)據(jù)、指令等。它由觸發(fā)器和一些控制門(mén)組成。在寄存器中，常用的是正邊沿觸發(fā)D觸發(fā)器和鎖存器。 Q Q RD D CP1Q 1Q1D Q Q RD D CP2Q 2Q2D Q Q RD D CP

35、3Q 3Q3D Q Q RD D CP4Q 4Q4D CK RD Rd CK 1D 2D 3D 4D 1Q 2Q 3Q 4Q 1 1D 2D 3D 4D 0 1D 2D 3D 4D 0 0 0 0 在計(jì)算機(jī)中常要求寄存器有移位功能。如在進(jìn)行乘法時(shí)，要求將部分積右移；在將并行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時(shí)也需移位。有移位功能的寄存器稱(chēng)為移位寄存器。 Q Q D CPQ4 Q Q D CPQ3 Q Q D CPQ2 Q Q D CPQ1 CK 移位輸出移位輸入 Q Q D CPQ4 Q Q D CPQ3 Q Q D CPQ2 Q Q D CPQ1 CK 移位輸出移位輸入 雙向四位移位寄存器：計(jì)數(shù)器計(jì)數(shù)器

36、計(jì)數(shù)器是計(jì)算機(jī)、數(shù)字儀表中常用的一種電路。 計(jì)數(shù)器按時(shí)鐘作用方式來(lái)分，有和兩大類(lèi)。 中，高位觸發(fā)器的時(shí)鐘信號(hào)是由低一位觸發(fā)器的輸出來(lái)提供的，結(jié)構(gòu)簡(jiǎn)單。 中，各觸發(fā)器的時(shí)鐘信號(hào)是由同一脈沖來(lái)提供的，因此，各觸發(fā)器是同時(shí)翻轉(zhuǎn)的，它的工作頻率比異步計(jì)數(shù)器高，但結(jié)構(gòu)較復(fù)雜。計(jì)數(shù)器按計(jì)數(shù)順序來(lái)分，有二進(jìn)制、十進(jìn)制兩大類(lèi)。在計(jì)算機(jī)中較少使用異步計(jì)數(shù)器，這里著重介紹有并行輸入數(shù)據(jù)功能的正向同步十進(jìn)制計(jì)數(shù)器。 用J一K觸發(fā)器構(gòu)成的同步十進(jìn)制集成化計(jì)數(shù)器。同步計(jì)數(shù)器是采用快速進(jìn)位方式來(lái)計(jì)數(shù)的，觸發(fā)器及實(shí)現(xiàn)快速進(jìn)位的邏輯電路是它的核心。當(dāng)前狀態(tài)用Q表示，下一個(gè)狀態(tài)用Q表示。由于計(jì)數(shù)器只有保持和計(jì)數(shù)兩種狀態(tài)，所以J

37、=K=0 是保持、 J=K=1 是計(jì)數(shù)設(shè) JA=KA=A； JB=KB=B； JC=KC=C； JD=KD=D；QD QC QB QA QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 D C B A 0 0 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 0 1 0 0 1 1 0 0

38、0 1 1 1 1 1 0 0 0 1 1 0 0 1 紅色：B綠色：C藍(lán)色：D0000001001QBQAQDQC00 01 11 1000011110D0010001000QBQAQDQC00 01 11 1000011110C0110011000QBQAQDQC00 01 11 1000011110B1111111111QBQAQDQC00 01 11 1000011110AJD=KD=QDQA+ QCQBQAJC=KC=QBQAJB=KB=QDQAJA=KA=1J-K觸發(fā)器組成的十進(jìn)制計(jì)數(shù)器：QD QDJ CP KQC QCJ CP KQB QBJ CP KQA QAJ CP K1CK

39、2.6 陣列邏輯電路陣列邏輯電路n讀寫(xiě)存儲(chǔ)器讀寫(xiě)存儲(chǔ)器(random access memory,簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)RAM)n只讀存儲(chǔ)器只讀存儲(chǔ)器(read only memory,簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)ROM)n可編程序邏輯陣列可編程序邏輯陣列(programmable logic array，簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)PLA)n可編程序陣列邏輯可編程序陣列邏輯(programmable array logic,簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)PAL)n通用陣列邏輯通用陣列邏輯(general array logic,簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)GAL)n門(mén)陣列門(mén)陣列(gate array，簡(jiǎn)稱(chēng)，簡(jiǎn)稱(chēng)GA)宏單元陣列宏單元陣列(macrocell array,簡(jiǎn)稱(chēng)簡(jiǎn)稱(chēng)MA)只

40、讀存儲(chǔ)器（只讀存儲(chǔ)器（ROM）nROM主要由地址譯碼器和存儲(chǔ)單元體組成主要由地址譯碼器和存儲(chǔ)單元體組成ROM的工作原理n地址譯碼器根據(jù)輸入地址選擇某條輸出地址譯碼器根據(jù)輸入地址選擇某條輸出(稱(chēng)字稱(chēng)字線(xiàn)線(xiàn))，由它再去驅(qū)動(dòng)該字線(xiàn)的各位線(xiàn)，以便讀，由它再去驅(qū)動(dòng)該字線(xiàn)的各位線(xiàn)，以便讀出字線(xiàn)上各存儲(chǔ)單元所儲(chǔ)存的代碼。出字線(xiàn)上各存儲(chǔ)單元所儲(chǔ)存的代碼。W0W1Wi12 nWD0 D1 Db-1 位線(xiàn)輸出數(shù)據(jù)0 單元1 單元i 單元2n-1 單元存儲(chǔ)體地址輸入字線(xiàn)地址譯碼器A0A1An-1存儲(chǔ)容量字線(xiàn)數(shù)位線(xiàn)數(shù)2nb（位）存儲(chǔ)單元地址存儲(chǔ)單元地址11D3 D2 D1 D0A1A0W0W1W2W31111&

41、;44位位ROM地址譯碼器地址譯碼器存儲(chǔ)體存儲(chǔ)體0100AAmW0111AAmW0122AAmW0133 AAmW310310330301321321220203 mmmWWWDmmWWDmmmWWWDmmWWD11D3 D2 D1 D0A1A0W0W1W2W31111&地 址A1 A0字 線(xiàn)W0 W1 W2 W3存 儲(chǔ) 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 1A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=0地 址A1 A0字 線(xiàn)W

42、0 W1 W2 W3存 儲(chǔ) 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 111D3 D2 D1 D0A1A0W0W1W2W31111&A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1地 址A1 A0字 線(xiàn)W0 W1 W2 W3存 儲(chǔ) 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 111D3 D2 D1 D0A1A0W0W1W

43、2W31111&A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1地 址A1 A0字 線(xiàn)W0 W1 W2 W3存 儲(chǔ) 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 111D3 D2 D1 D0A1A0W0W1W2W31111&A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=1A1 A1 A0 A0 或門(mén)陣列(存儲(chǔ)矩陣)與門(mén)陣列(地址譯碼器) Y3 Y2 Y1 Y0m0m1m2m3ROM的簡(jiǎn)化畫(huà)法的簡(jiǎn)化畫(huà)法

44、地址譯碼器產(chǎn)地址譯碼器產(chǎn)生了輸入變量生了輸入變量的全部最小項(xiàng)的全部最小項(xiàng)存儲(chǔ)體實(shí)現(xiàn)存儲(chǔ)體實(shí)現(xiàn)了有關(guān)最小了有關(guān)最小項(xiàng)的或運(yùn)算項(xiàng)的或運(yùn)算與與陣陣列列固固定定或或陣陣列列可可編編程程連接斷開(kāi))13,12,11,10, 9 , 5 , 4 , 3 , 1 , 0()15,14,12, 9 , 7 , 1 ()15,14,13,12,11,10, 7 , 6()13, 8 , 4 , 1 (4321mYmYmYmYROM的應(yīng)用的應(yīng)用1、用、用ROM實(shí)現(xiàn)組合邏輯函數(shù)實(shí)現(xiàn)組合邏輯函數(shù)邏輯表達(dá)式邏輯表達(dá)式真值表或最真值表或最小項(xiàng)表達(dá)式小項(xiàng)表達(dá)式 1 1 CBADBCBCAYDCBBCDDABYBCACABYC

45、BAY4321按A、B、C、D排列變量，并將Y1、Y2擴(kuò)展成為4變量的邏輯函數(shù)。m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門(mén)陣列(地址譯碼器)或門(mén)陣列(存儲(chǔ)矩陣)Y1 Y2 Y3 Y4A A B B C C D D 2 2 選選擇擇ROM，畫(huà)畫(huà)陣陣列列圖圖2、用、用ROM作函數(shù)運(yùn)算表作函數(shù)運(yùn)算表用ROM構(gòu)成能實(shí)現(xiàn)函數(shù)yx2的運(yùn)算表電路。例例設(shè)x的取值范圍為015的正整數(shù)，則對(duì)應(yīng)的是4位二進(jìn)制正整數(shù)，用BB3B2B1B0表示。根據(jù)yx2可算出y的最大值是152225，可以用8位二進(jìn)制數(shù)YY7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出YB2即yx2的真值表。輸 入輸 出注B3 B2 B1 B0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0十進(jìn)制數(shù)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01