第六章 FPGA導(dǎo)論

1、第六章 FPGA簡介什么是FPGA FPGA：Field Programmable Gate Array(現(xiàn)場可編程門陣列)IOBPICCLB包含多個邏輯單元FPGA是可用來進(jìn)行大規(guī)模數(shù)字系統(tǒng)設(shè)計的一種編程 器件。6.1 可編程邏輯器件簡介 邏輯器件邏輯器件：用來實現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎(chǔ)上可實現(xiàn)復(fù)雜的時序和組合邏輯功能。 可編程邏輯器件可編程邏輯器件（PLDProgrammable Logic Device）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來確定器件的邏輯功能。 PLD:實

2、際上是一種電路的半成品芯片，這種芯片按 一定排列 方式繼集成了大量的門和觸發(fā)器等基本邏輯元件，出廠時不具有特定的邏輯功能，需要用戶對其編程，使芯片內(nèi)部的可編程連接點進(jìn)行電路連接，使之完成某個邏輯電路或系統(tǒng)的功能。 產(chǎn)生背景通用IC：中小規(guī)模IC專用IC：ASIC集成度低功能固定設(shè)計周期長投資大PLD靈活性好集成度高=1&11&1與與或或非非與非與非或非或非異或異或門電路符號中美對照表6.2 PLD邏輯表示方法及圖形符號PLD的邏輯表示方法的邏輯表示方法固定連接固定連接編程連接編程連接不連接不連接熔絲或熔絲或其他開其他開關(guān)器件關(guān)器件PLD的圖形符號的圖形符號緩沖門緩沖門AAA&1AAAABCY與

3、門與門AY&BCABCY或門或門AY1BCABCY AY&B可編程連接可編程連接或不連接或不連接實現(xiàn)的函數(shù)為：實現(xiàn)的函數(shù)為：BABAF1BABAF2BAF3舉例練習(xí)6.3 PLD的分類與結(jié)構(gòu)（1）與固定、或編程：）與固定、或編程：ROM和和PROM（2）與或全編程：）與或全編程：PLA（3）與編程、或固定：）與編程、或固定：PAL、GAL1) 與固定、或編程與固定、或編程：PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：ROM/PROM全譯碼2）與或全編程：）與或全編程：PLAO2 O1 O0I2 I1 I0輸出輸入AND陣列可編程OR

4、陣列可編程舉例：用舉例：用PLA實現(xiàn)三八譯碼器實現(xiàn)三八譯碼器三八譯碼器真值表三八譯碼器真值表0120AAAY0121AAAY0127AAAYA2A1A0A2A1A0A2 A1 A0Y0 Y1 Y7A2A1A00 0 0 只只 =0Y00 0 1 只只 =0Y11 1 1 只只 =0輸出輸出Y73) 與編程、或固定與編程、或固定：PAL、GAL邏輯宏單元OLMCGAL與PAL的不同：PAL寄存器輸出結(jié)構(gòu)可編程結(jié)構(gòu)專用輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)運算反饋結(jié)構(gòu)GAL:OLMC結(jié)構(gòu) 每個OLMC包含或陣列中的一個或門 組成： 異或門：控制輸出信號的極性 D觸發(fā)器：適合設(shè)計時序電路 4個多路選擇器輸出使能選擇反

5、饋信號選擇或門控制選擇輸出選擇OLMC結(jié)構(gòu)圖 專用輸入模式 專用組合輸出模式 反饋組合輸出模式 時序電路中的組合輸出模式 寄存器輸出模式根據(jù)OLMC的結(jié)構(gòu)，可以設(shè)置它的5種工作模式。只要給GAL器件寫入不同的結(jié)構(gòu)控制字，就可以得到不同的輸出結(jié)構(gòu)，這些電路結(jié)構(gòu)完全可以取代PAL器件的各種輸出電路結(jié)構(gòu)。（1）PROM（2）PLA（3）PAL（4）GAL簡單簡單較復(fù)雜較復(fù)雜特點：可以實現(xiàn)速度較好的邏輯功能限制：因結(jié)構(gòu)簡單，只能實現(xiàn)規(guī)模較小的電路PLD：可編程邏輯器件（Programable Logic Device）6.4 PLD的發(fā)展 20世紀(jì)70年代中期，PLA（可編程邏輯陣列），由可編程的 與

6、陣列和或陣列組成，價格昂貴，編程復(fù)雜，支持PLA的 開發(fā)軟件有一定難度，器件資源利用率低，因而沒有得到 廣泛應(yīng)用。 20世紀(jì)70年代末期，PAL（可編程陣列邏輯），由可編程的 與陣列和固定的或陣列組成，采用熔絲編程方式，由于輸出 的種類多，設(shè)計靈活，器件的工作速度好，得到普遍應(yīng)用。 20世紀(jì)80年代初期，GAL（通用陣列邏輯），由Lattice公司 發(fā)明，與PAL相比，GAL增加了輸出邏輯宏單元，并且具有 可擦電寫，可重復(fù)編程、可設(shè)置加密位的優(yōu)點。 GAL器件對 PAL器件仿真具有100%的兼容性，所以幾乎完全替代了PAL， 得到廣泛應(yīng)用。 20世紀(jì)80年代中期，EPLD（可擦除PLD），由A

7、ltera公司 推出，基本單元是宏單元（由可編程的與陣列、可編程寄存器、 可編程I/O組成），集成密度大大提高，內(nèi)部連線相對固定，延 時小，有利于器件在高頻下工作，但內(nèi)部互連能力十分弱。 1985年，F(xiàn)PGA（現(xiàn)場可編程門陣列），由Xilinx公司推出， 內(nèi)部由許多獨立的可編程模塊組成，模塊之間可以靈活的 相互連接。 20世紀(jì)80年代末期，CPLD（復(fù)雜PLD），由Lattice公司 在EPLD的基礎(chǔ)上改進(jìn)，增加了內(nèi)部連線，宏單元和I/O也有 所改進(jìn)。有的還集成了RAM、FIFO等，以適應(yīng)DSP的要求。 20世紀(jì)末期，SOPC（片上可編程系統(tǒng)），將EDA技術(shù)、 計算機系統(tǒng)、嵌入式系統(tǒng)、數(shù)字邏輯

8、系統(tǒng)、DSP等融為一體， 涵蓋了嵌入式系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容。6.5 FPGA/CPLD簡介CPLD和FPGA分別是Altera公司和Xilinx公司在20世紀(jì)80年代中期推出的高密度PLD（1）PROM（2）PLA（3）PAL（4）GALFPGACPLD結(jié)構(gòu)簡單功能受到限制生產(chǎn)FPGA/CPLD的三大廠商主要產(chǎn)品有：MAX3000/7000,FLEX10K,APEX20K，ACEX1K，Stratix，Cyclone等。開發(fā)軟件為QuartusII。主要產(chǎn)品有：XC9500，Coolrunner ，Spartan, Virtex等開發(fā)軟件為ISE。主要產(chǎn)品有ispMACH4000，EC/EC

9、P,XO,XP以及可編程模擬器件等FLEX6000800010KAPEX20K、ACEX1K、APEXMercury、Excalibur和StratixFPGASpartan-、Spartan- EVirtex-、Virtex- ProXilinxAltera代表產(chǎn)品： CPLD XilinxXC9500系列CoolRunner系列AlteraMax7000系列Max5000系列FPGA和CPLD結(jié)構(gòu)各有特點和長處，但概括起來，都由三大部分組成。 邏輯陣列塊：用于實現(xiàn)用戶定義的基本邏輯功能 輸入輸出單元：實現(xiàn)內(nèi)部邏輯與器件封裝引腳之間的接口 可編程內(nèi)部連線：完成模塊間的信號傳遞6.5.1 FP

10、GA的結(jié)構(gòu) 內(nèi)部結(jié)構(gòu)稱為LCA（Logic Cell Array)由三個部分組成：可配置邏輯塊CLB（Configurable Logic Block）可編程輸入輸出模塊（IOB）可編程內(nèi)部連線PIC （Programmable InterConnet）IOBPICCLB包含多個邏輯單元Spartan-和Spartan-E系列產(chǎn)品內(nèi)部結(jié)構(gòu) CLBs I/O塊 RAM塊 可編程連線(未標(biāo)出)Spartan-II主要包括可配置邏輯模塊CLB在Spartan-II中，一個CLB包括2個Slices，每個slices包括兩個LUT，兩個觸發(fā)器和相關(guān)邏輯。 Slices可以看成是Spartan-II實現(xiàn)

11、邏輯的最基本結(jié)構(gòu) 。 簡稱為LUT，本質(zhì)上是一個RAM。v 查找表（查找表（Look-Up-Table） 目前多使用4輸入的LUT，所以每個LUT可以看成一個有4位地址 線的16x1的RAM。 當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。LUT舉例：4-輸入與門實際邏輯電路LUT的實現(xiàn)方式 a,b,c,d 輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010.0.01111111111Spartan

12、-和和Spartan-E切片（切片（Slice）結(jié)構(gòu)）結(jié)構(gòu) 進(jìn)位邏輯控制時鐘允許信號每個CLB包含4個LUT，其中每個LUT的輸出都可以通過CLB內(nèi)部的可編程布線資源連接到其他3個LUT的輸入端，以減少在連線上的延遲。RegisterLogicRegisterLogicRegisterRegisterLogic可編程輸入輸出模塊（IOB) 可編程延遲（Programmable Delay）n 可編程輸出緩沖器（Programmable Output Buffer）n 可編程輸入緩沖器（Programmable Input Buffer ）n 偏置和ESD網(wǎng)絡(luò)（Bias &ESD Network

13、 ）n 內(nèi)部基準(zhǔn)（Internal Reference）n 到下一個I/O的連接（ To Next I/O）n 到另一個Bank VREF輸入端的連接（To Other External VREF Inputs of Bank）n I/O等輸入輸出直接連接到封裝引腳端（Package Pin）v IOB模塊提供FPGA內(nèi)部邏輯與外部封裝管腳之間的接口。v IOB內(nèi)部包含有： Spartan-和Spartan-E的IOB內(nèi)部結(jié)構(gòu)內(nèi)部基準(zhǔn)偏置和ESD網(wǎng)絡(luò)在IOB模塊中，三個內(nèi)部寄存器共享一個時鐘信號（CLK）和置位復(fù)位信號（SR），具有獨立的使能信號OCE、TCE和ICE，可以實現(xiàn)D觸發(fā)器和鎖存器

14、功能。輸入輸出單元主要分為三個通道：輸出通道、輸入通道和三態(tài)控制通道。通過編程可以使輸入/輸出管腳分別定義成輸入信號、輸出信號、寄存器輸入信號、寄存器輸出信號、三態(tài)信號?？删幊虄?nèi)部連線（PIC） PIC是連接CLB、IOB的通道。布線資源主要由金屬連線和可編程開關(guān)矩陣PSM (Programmable Switch Matrix)組成。連線有3種類型： 連線：每個CLB在垂直和水平方向上有8根連線，用于連接局部 區(qū)域之間的信號 雙倍長連線：長度是連線的2倍，跨越2個CLB，主要連接中長距離 的信號 長連線：長線不通過轉(zhuǎn)接矩陣而直接貫通整個芯片，適宜于距離長、 延時要求小的高扇出網(wǎng)絡(luò)(如時鐘網(wǎng)絡(luò)

15、等)。通過可編 程開關(guān)，可分為兩根長連線BACADABBCBDBBCCCDC開關(guān)矩陣通用互連的金屬網(wǎng)格線可編程開關(guān)矩陣PSM的開關(guān)由晶體管完成，每個水平連線和垂直連線的交匯點處，有6個晶體管，實現(xiàn)信號的連接5161718192015141312116789104321 1612345109876111213171814152019PSM內(nèi)部互連Block RAMv 在Spartan-和Spartan-E系列產(chǎn)品中，Block RAM是一個完全同步的雙端口 RAM，端口的數(shù)據(jù)寬度可獨立配置。通過級聯(lián)多個通過級聯(lián)多個Block RAM可以實現(xiàn)可以實現(xiàn)FPGA內(nèi)部的大容量數(shù)據(jù)存儲。內(nèi)部的大容量數(shù)據(jù)存

16、儲。BlockRAM示意圖 BlockRAM單位容量為4Kbit 不同型號的產(chǎn)品， BlockRAM數(shù)量不同雙口RAM 是在一個存儲器上具有兩套完全獨立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨立的系統(tǒng)同時對該存儲器進(jìn)行隨機性的訪問,即共享式多端口存儲器。 Block RAM 端口縱橫比延遲鎖相環(huán)DLL（Delay Locked Loop）在Spartan-和Spartan-E系列產(chǎn)品中，Xilinx公司一直采用數(shù)字延遲鎖相環(huán)技術(shù)進(jìn)行 FPGA內(nèi)部的時鐘控制。 消除時鐘相位偏移 變換時鐘頻率 （倍頻或分頻） 調(diào)整時鐘輸出相位DLL結(jié)構(gòu)示意圖DLL不支持任意系數(shù)分頻，其分頻系數(shù)可以是 1.5、2

17、、2.5、3、4、5、8或者 16。每個全局時鐘緩沖器都與數(shù)字延遲鎖相環(huán)（DLL）相連，每個DLL可以驅(qū)動兩個全局時鐘網(wǎng)絡(luò)。通過監(jiān)控輸入時鐘信號和分布時鐘信號，DLL可以自動調(diào)整并消除輸入時鐘信號與FPGA內(nèi)部分布時鐘信號之間的相位偏移，從而保證到達(dá)內(nèi)部觸發(fā)器的時鐘邊沿與時鐘輸入管腳的信號同步。 調(diào)整時鐘輸出相位 變換時鐘頻率為保證 FPGA在啟動前獲得正確的時鐘，下載配置過程可以在 DLL鎖定時鐘信號后結(jié)束。6.5.2 CPLD器件結(jié)構(gòu)一.基于乘積項乘積項（Product-Term)的PLD結(jié)構(gòu) 采用這種結(jié)構(gòu)的PLD芯片有： Altera的 MAX7000，MAX3000系列（EEPROM工

18、藝） Xilinx的XC9500系列（Flash工藝） Lattice, Cypress的大部分產(chǎn)品（EEPROM工藝）CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000S系列）邏輯陣列模塊中包含多個宏單元這種PLD可分為三塊結(jié)構(gòu)： 宏單元（Marocell) 宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能 可編程連線（PIA) 可編程連線負(fù)責(zé)信號傳遞，連接所有的宏單元。 I/O控制塊 I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定 集電極開路輸出，擺率控制，三態(tài)輸出等。圖中左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局時鐘，清零和輸

19、出使能信號，這幾個信號有專用連線與PLD中每個宏單元相連，信號到每個宏單元的延時相同并且延時最短。宏單元內(nèi)部結(jié)構(gòu)乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器 圖左側(cè)是乘積項陣列，實際就是一個與或陣列，每一個交 叉點都是一個可編程熔絲，如果導(dǎo)通就是實現(xiàn)“與”邏輯。后 面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏 輯。 圖右側(cè)是一個可編程D觸發(fā)器，它的時鐘，清零輸入都可以 編程選擇，可以使用專用的全局清零和全局時鐘，也可以使 用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。如果不需要 觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出 到I/O腳。擴展乘積項（一）擴展乘積項（一） 共享擴展乘積

20、項結(jié)構(gòu)共享擴展乘積項結(jié)構(gòu) 共享擴展項共享擴展項 擴展乘積項（二）擴展乘積項（二） 并聯(lián)擴展項饋送方式并聯(lián)擴展項饋送方式 并聯(lián)擴展項并聯(lián)擴展項 可編程的I/O單元 能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn) 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 能提供適當(dāng)?shù)尿?qū)動電流 降低功耗，防止過沖和減少電源噪聲 支持多種接口電壓（降低功耗） 1.20.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V可編程連線陣列（PIA）v在各個邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供

21、信號連接的網(wǎng)絡(luò)v CPLD中一般采用固定長度的線段固定長度的線段來進(jìn)行連接，因此信號傳輸?shù)难訒r是固定的，使得時間性能容易預(yù)測?？删幊踢B線陣列可編程連線陣列(PIA)(PIA) PIA信號布線到信號布線到LAB的方式的方式 6.5.3 FPGA和CPLD的比較FPGA和CPLD都有自己的優(yōu)勢和弱項，但是它們的設(shè)計方法和使用EDA軟件的設(shè)計過程都是相似的CPLDFPGA集成規(guī)模?。ㄗ畲髷?shù)萬門）大（最高達(dá)百萬門）單元粒度大（PAL結(jié)構(gòu)）?。≒ROM結(jié)構(gòu)）互聯(lián)方式縱橫分段總線、長線、專用互連編程工藝EPROM、EEROM、FlashSRAM觸發(fā)器數(shù)少多單元功能強弱速度高低管腳-管腳延遲確定，可預(yù)測不確

22、定、不可預(yù)測功耗/每個邏輯門高低在決定使用CPLD還是FPGA邏輯器件之前，應(yīng)該考慮需要完成具體設(shè)計的邏輯功能和需要占用的邏輯資源，然后根據(jù)CPLD和FPGA的特點，選擇合適的器件。 CPLD適合完成復(fù)雜的狀態(tài)機和多輸入的組合邏輯，如存儲器和總線控制器， 編碼和譯碼器等。因為一個邏輯單元可以實現(xiàn)十幾個輸入的組合邏輯，而 一般的FPGA的一個查找表LUT只能實現(xiàn)4個輸入的組合邏輯。 FPGA的制造工藝，確定了FPGA芯片中包含的查找表LUT和觸發(fā)器比較多， 因此如果設(shè)計中需要使用大量寄存器才能完成復(fù)雜的時序邏輯，則使用 FPGA是一個很好的選擇，例如PCI總線控制器、加法器、CPU、DSP和計數(shù)

23、器。 Xilinx公司成立于1984年，首創(chuàng)了現(xiàn)場可編程邏輯陣列(FPGA)這一創(chuàng)新性的技術(shù)，并于1985年首次推出商業(yè)化產(chǎn)品。目前Xilinx滿足了全世界對FPGA產(chǎn)品一半以上的需求. 傳統(tǒng)的半導(dǎo)體公司僅有幾百個客戶，而Xilinx在全世界有7500多家客戶以及50000多個設(shè)計開端，其中包括EMC、IBM、Nokia、Motorola、Siemens、Sony、Sun Microsystem、Cisco Systems等等. 總部設(shè)于加利福利亞圣何塞市，為NASDAQ上市公司。6.5 Xilinx FPGA產(chǎn)品介紹 作為全球領(lǐng)先的可編程邏輯完整解決方案供應(yīng)商，其研發(fā)、制造并銷售范圍廣泛的高

24、級集成電路、軟件設(shè)計工具(ISE12.3官方發(fā)布最高版本)以及作為預(yù)定義系統(tǒng)級功能的IP(Intellectual Property)核?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件和IP核對器件進(jìn)行編程，從而完成特定的邏輯操作。 財富雜志2003年“100家最適合工作的企業(yè)”排名中，Xilinx名列第四位，并被廣泛認(rèn)為是半導(dǎo)體行業(yè)中管理最佳、財務(wù)狀況良好的高科技企業(yè)。 舊金山編年史也把Xilinx選為硅谷最適合工作的五十家企業(yè)之一。v XILINX 的主流FPGA分兩大類： 一種側(cè)重于低成本應(yīng)用，容量中等，可以滿足一般的邏輯設(shè)計要求 如Spartan系列。 一種側(cè)重于高成本應(yīng)用，容量大，能滿

25、各類高端應(yīng)用 如Virtex系列。用戶可以根據(jù)自己實際應(yīng)用在性能可以滿足的情況下，優(yōu)先選擇低成本器件。 Spartan系列：系列：該系列產(chǎn)品已用于大批量應(yīng)用，如通信和消費類（機頂盒和平板電視）； Spartan-II系列：系列：給用戶提供了高性能、豐富的邏輯資源和充足的特征集，該系列家族中的六大成員其系統(tǒng)門級密度達(dá)到了從15000到200000不等。 Spartan系列產(chǎn)品（一）系列產(chǎn)品（一） Spartan-3A系列FPGA平臺對比系統(tǒng)要求系統(tǒng)要求3A3AN3A DSP多功能嵌入式處理是是是最佳存儲架構(gòu)是是是低成本安全性是是是集成Flash存儲是單芯片非易失性是高性能DSP性能是增強型電源管

26、理是是是 Virtex系列：側(cè)重于高性能應(yīng)用，容量較大，可以滿足各式各樣的高端應(yīng)用。當(dāng)前Virtex系列包括了Virtex-II，Virtex-4，Virtex-5,以及最新的Virtex-6。各個系列都有針對不同應(yīng)用的版本，比如說DSP算法的，嵌入式系統(tǒng)設(shè)計的。 Virtex-II FPGA采用0.15um、1.5v工藝技術(shù)制造而成，擁有420M內(nèi)部時鐘，840Mb/s可編程I/O塊，具有強大的計算存儲能力。 Virtex系列產(chǎn)品（一）系列產(chǎn)品（一）Virtex-II Pro的原理圖 Virtex-5系列對比表系統(tǒng)要求系統(tǒng)要求LXLXTSXTFXTTXT邏輯是高密度ASIC原型開發(fā)邏輯是是是通用處理是是是是高性能處理是數(shù)字信號處理是是低功耗串行IO是是高性能串行IO是是片上系統(tǒng)設(shè)計是 Virtex-5系列產(chǎn)品（一）系列產(chǎn)品（一） Virtex-5特性對比表特性特性LXLXTSXTFXTTXTExpressFabric 架構(gòu)；6輸入LUT是是是是是550M時鐘控制管理通道2-62-62-62-661.25Gbps Select IO技術(shù)是是是是是3.75Gbps Ro