第13章Logiclock優(yōu)化技術(shù)

1、第13章 Logiclock優(yōu)化技術(shù) Logiclock（邏輯鎖定）就是在適配中對邏輯分布進行特定的約束。在編譯前在目標芯片中設定一個或數(shù)個適當大小的區(qū)域，令適配器指定的設計電路模塊放置在該區(qū)域中，以實現(xiàn)結(jié)構(gòu)化優(yōu)化的目的。在FPGA系統(tǒng)開發(fā)中，應用邏輯鎖定技術(shù)（Logiclock）可以優(yōu)化設計，合理分配硬件資源，同時可以提高系統(tǒng)的開發(fā)速度。13.1 LogicLock優(yōu)化技術(shù)簡介 在FPGA開發(fā)時，原來在硬件測試上十分成功的FPGA設計，在源代碼并沒有任何該改變的情況下，僅僅增加了一點與源程序功能毫不相干的電路描述，或甚至只改變了某個端口信號的引腳鎖定位置，結(jié)果在綜合適配后，原設計的硬件性能會

2、大為降低，如速度降低了，有時甚至無法正常運行。13.1.1 LogicLock 設計方法目標 Quartus 提供了一個優(yōu)秀的優(yōu)化設計技術(shù)，即LogicLock技術(shù)。這一技術(shù)的目的是為了將設計好的電路系統(tǒng)或某一底層模塊約束到FPGA中某個指定的區(qū)域上，并固定原來的布線/布局方案。13.1.2 LogicLock的區(qū)域 使用LogicLock設計，首要是建立邏輯鎖定區(qū)域，也就是設計模塊放置的區(qū)域。其中應包含能完成此模塊電路構(gòu)成的邏輯資源，如邏輯宏單元LCs、ESBs、EABs等。一旦確定了這個區(qū)域，Quartus II就會把指定模塊適配在這個區(qū)域中。在底層圖(Floorplan)中可以顯示出建立

3、的LogicLock區(qū)域。13.1.3 鎖定區(qū)域的基本方式 如果將一個基本模塊鎖定在一個區(qū)域中，進行成功的適配后，還要將其使用于更高層次的設計中，模塊的鎖定方式有兩種選擇： 1. 僅鎖定區(qū)域的大小和位置 2. 對原鎖定區(qū)域的模塊電路布線/布局信息進行反標(Back-annotate) LogicLock技術(shù)可以多種設計流程，例如模塊化設計流程、層次化設計流程、增量法設計流程、分組法設計流程。一般來說，具體的流程，如圖13.2所示。13.1.4 LogicLock技術(shù)的應用流程13.2 為應用LogicLock技術(shù)準備的具體實例 為了較好地講述LogicLock邏輯鎖定技術(shù)，最好結(jié)合一個具體的模

4、塊化設計的實例，在此使用一個16階的數(shù)字濾波器。13.2.1 數(shù)字濾波器結(jié)構(gòu)及其VHDL描述 這里的數(shù)字濾波器是一個16階濾波器，其頂層結(jié)構(gòu)框圖，如圖13.3所示。13.2.2 濾波器設計和結(jié)果 在Quartus II中輸入將上節(jié)的源代碼進行編輯輸入，然后分別存在文件夾中。在Quartus II中以filter16.vhd為頂層文件建立工程。目標器件選為EP20K200EQC240-3。13.3 LogicLock優(yōu)化設計底層模塊設計 邏輯鎖定能形成適配布局約束，分別優(yōu)化并固定底層設計的各個模塊，在利用邏輯鎖定技術(shù)的過程中，一旦將設計模塊以某種方式進行邏輯鎖定后，即可以將其優(yōu)化綜合的結(jié)果用Ve

5、rilog Quartus Mapping文件形式（*.vqm）存盤，以便在必要時輸出給更大、更頂層的設計調(diào)用。使得設計項目在適配中保持原模塊的布局結(jié)構(gòu)以及相應的硬件特性。13.3.1 建立底層模塊工程 以4階濾波器的VHDL文件filter文件為頂層文件建立工程，如圖13.8所示。13.3.2 建立父區(qū)域 下一步就是為設計的工程定義邏輯鎖定區(qū)域，由于在其下還有更底層的乘法器模塊，所以認為它是父區(qū)域。13.3.3 定義邏輯鎖定子區(qū)域 更底層的乘法器模塊也需要進行定義邏輯鎖定區(qū)域，認為它是子區(qū)域。邏輯鎖定子區(qū)域的步驟如下： 1.設定第一個邏輯子區(qū)域名 2.設定第一個邏輯子區(qū)域的大小和狀態(tài) 3.設

6、定其它同類邏輯子區(qū)域名及其大小和狀態(tài)13.3.4 將設計實體移至鎖定區(qū)域 將節(jié)點和實體放置于邏輯鎖定區(qū)域的采用簡單的拖入方法，在LogicLock窗口右擊filter左側(cè)文件夾符號，彈出菜單，如圖13.22所示。13.3.5 編譯優(yōu)化鎖定后的filter模塊 在對以上已鎖定邏輯區(qū)的filter工程進行編譯的過程中，編譯器將filter工程的布局/布線全部在已指定好的邏輯鎖定區(qū)域中進行，并且根據(jù)此前設定好的所有時序要求（例如，50 MHz的最高時鐘要求）進行優(yōu)化，會最后產(chǎn)生一個適用于更大、更高層電路系統(tǒng)設計的VQM文件，即filter.vgm，此文件中包含了filter工程的所有特性和特征。編譯

7、結(jié)束后，可以了解設計項目對時序要求的優(yōu)化情況。以下是進行編譯的情況。13.3.6 輸出邏輯鎖定后的VQM文件 如果對以上filter工程的設計結(jié)果滿意，則可以用ESF文件記錄下filter工程所有邏輯鎖定相關(guān)的信息，如大小、位置、鎖定的內(nèi)容。13.4 LogicLock優(yōu)化設計頂層設計 頂層設計需要將底層的邏輯鎖定信息的輸入進來，將邏輯鎖定信息輸入頂層工程中后即可進行頂層優(yōu)化設計了。具體步驟如下：13.4.1 建立頂層工程 在Quartus 主界面，以filter16為頂層文件建立工程，如圖13.28所示。13.4.2 將VQM文件加到頂層工程中 單擊Project|Add / Remove

8、Files in Project命令，彈出Setting對話框。在此窗中應該將原來的filter.edf文件刪去，而用filter.vqm文件取代之。這里可先單擊要刪去的文件名，再單擊Remove鍵即可刪去。再在File name欄中鍵入取代文件名。例如，輸入“filter.vqm”。13.4.3 導入LogicLock約束 要成功導入LogicLock約束，必須首先分析設計，利用Analysis & Elaboration功能分析設計的語法和語義錯誤。單擊Processing|Start|Start Analysis & Elaboration命令，執(zhí)行設計的Analysis & Elaboration分析，如圖13.30所示。13.5 小結(jié) 本章主要講述了基于LogicLock技術(shù)的優(yōu)化設計，第一節(jié)介紹了LogicLock技術(shù)的使用目的和基本知識；第二節(jié)列出了一個含有底層模塊的16階數(shù)字濾波器，通過編譯發(fā)現(xiàn)了其存在的