組合邏輯電路與設(shè)計(jì)

1、3.1 邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)3.1.1 框圖框圖 3.1.2 門的符號標(biāo)準(zhǔn)門的符號標(biāo)準(zhǔn) 3.1.3 信號名和有效級信號名和有效級3.1.4 引端的有效級引端的有效級3.1.5 引端有效級的變換引端有效級的變換3.1.6 圖面布局及總線圖面布局及總線3.1.7 時(shí)間圖時(shí)間圖 3.2 組合電路分析組合電路分析3.2.1 窮舉法窮舉法3.2.2 邏輯代數(shù)法邏輯代數(shù)法3.2.3 利用摩根定律分析利用摩根定律分析3.2.4 利用卡諾圖利用卡諾圖3.3 組合電路設(shè)計(jì)組合電路設(shè)計(jì)3.3.1 根據(jù)邏輯問題的描述根據(jù)邏輯問題的描述寫出邏輯表達(dá)式寫出邏輯表達(dá)式第三章第三章 組合邏輯電路的分析與

2、設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì)3.3.2 邏輯電路的變換邏輯電路的變換3.4 組合電路中的競爭與險(xiǎn)象組合電路中的競爭與險(xiǎn)象3.4.1 競爭現(xiàn)象競爭現(xiàn)象3.4.2 險(xiǎn)象險(xiǎn)象3.4.3 險(xiǎn)象的判別險(xiǎn)象的判別3.4.4 險(xiǎn)象的消除險(xiǎn)象的消除3.5 常用常用MSI組合邏輯器件及組合邏輯器件及應(yīng)用應(yīng)用3.5.1 譯碼器譯碼器3.5.2 編碼器編碼器3.5.3 三態(tài)緩沖器三態(tài)緩沖器3.5.4 多路選擇器多路選擇器3.5.5 奇偶校驗(yàn)電路奇偶校驗(yàn)電路3.5.6 比較器比較器3.5.7 加法器加法器邏輯電路的分類：邏輯電路的分類：組合邏輯電路組合邏輯電路 Combinational Logic Circuit

3、時(shí)序邏輯電路時(shí)序邏輯電路 Sequential Logic Circuits第三章第三章 組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的分析與設(shè)計(jì)Combinational Logic Circuit Analysis & Design組合邏輯電路的特點(diǎn)：組合邏輯電路的特點(diǎn)：電路輸出僅取決于當(dāng)時(shí)的輸入，電路輸出僅取決于當(dāng)時(shí)的輸入， 而與過去的輸入情況無關(guān)。而與過去的輸入情況無關(guān)。時(shí)序邏輯電路的特點(diǎn)：時(shí)序邏輯電路的特點(diǎn)：電路輸出不僅取決于當(dāng)時(shí)的輸入，電路輸出不僅取決于當(dāng)時(shí)的輸入， 而且也與過去的輸入情況有關(guān)，而且也與過去的輸入情況有關(guān)， 即與過去的電路狀態(tài)有關(guān)。即與過去的電路狀態(tài)有關(guān)。組合邏輯電

4、路的模型組合邏輯電路的模型組合電路組合電路x1xnf1fm3.1 邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)Documentation Standards 用用結(jié)構(gòu)化的思想結(jié)構(gòu)化的思想完成一個(gè)復(fù)雜系統(tǒng)的分析與設(shè)計(jì)過程：完成一個(gè)復(fù)雜系統(tǒng)的分析與設(shè)計(jì)過程：作為作為規(guī)范化的技術(shù)規(guī)范化的技術(shù)“語言語言” ，邏輯電路設(shè)計(jì)文檔標(biāo)，邏輯電路設(shè)計(jì)文檔標(biāo)準(zhǔn)在對數(shù)字系統(tǒng)的分析、設(shè)計(jì)和技術(shù)交流中都很重要。準(zhǔn)在對數(shù)字系統(tǒng)的分析、設(shè)計(jì)和技術(shù)交流中都很重要。一個(gè)電路系統(tǒng)的文檔至少應(yīng)包括如下一個(gè)電路系統(tǒng)的文檔至少應(yīng)包括如下五個(gè)方面五個(gè)方面。1. 整個(gè)復(fù)雜系統(tǒng)劃分成若干子系統(tǒng)；整個(gè)復(fù)雜系統(tǒng)劃分成若干子系統(tǒng)；2. 每個(gè)子系統(tǒng)劃分

5、成較為簡單、較為規(guī)范的電路單元；每個(gè)子系統(tǒng)劃分成較為簡單、較為規(guī)范的電路單元；3. 自頂向下自頂向下地規(guī)劃設(shè)計(jì)地規(guī)劃設(shè)計(jì)(Top-down Modular Design) ， 從下而上從下而上的進(jìn)行分析和設(shè)計(jì)的進(jìn)行分析和設(shè)計(jì)(Bottom-up Process)；4. 建立一套標(biāo)準(zhǔn)化的邏輯電路描述文檔。建立一套標(biāo)準(zhǔn)化的邏輯電路描述文檔。 3.1.1 框圖框圖 (Block Diagram)：1. 系統(tǒng)總框圖系統(tǒng)總框圖：子系統(tǒng)框圖子系統(tǒng)框圖：將一個(gè)大系統(tǒng)的劃分成幾個(gè)子系統(tǒng)，將一個(gè)大系統(tǒng)的劃分成幾個(gè)子系統(tǒng)，由這幾個(gè)子系統(tǒng)構(gòu)成說明整個(gè)系統(tǒng)由這幾個(gè)子系統(tǒng)構(gòu)成說明整個(gè)系統(tǒng)組成的總框圖。按子系統(tǒng)再分別構(gòu)組

6、成的總框圖。按子系統(tǒng)再分別構(gòu)成其框圖。如上例圖。成其框圖。如上例圖。 用用方框、圓框方框、圓框等粗略表示系統(tǒng)的輸入、輸出、功能等粗略表示系統(tǒng)的輸入、輸出、功能模塊（或稱子系統(tǒng)），各模塊的功能用文字加以說模塊（或稱子系統(tǒng)），各模塊的功能用文字加以說明；明； 用用帶箭頭連線帶箭頭連線表示模塊之間主要信息通路、流向和表示模塊之間主要信息通路、流向和控制信號?？刂菩盘?。表示一個(gè)完整的系統(tǒng)模塊。表示一個(gè)完整的系統(tǒng)模塊。參見書參見書P80圖圖3.2。 2. 邏輯圖邏輯圖 (Logic Diagram)將將框圖框圖的粗略表示，具體地用文字說明器件類型。的粗略表示，具體地用文字說明器件類型。例如例如32位寄存

7、器：位寄存器：32位位寄寄存存器器框框圖圖及及邏邏輯輯圖圖32寄存器3232(a) 框圖框圖32位寄存器474LS3773232 (b) 框圖框圖3288(C)邏輯圖邏輯圖74LS37774LS37774LS37774LS3778888888323. 原理圖原理圖 (Schematic Diagram)4. 時(shí)間圖時(shí)間圖 (Timing Diagram)在在邏輯電路圖邏輯電路圖(Logic Diagram)中，中，詳細(xì)標(biāo)明詳細(xì)標(biāo)明器件類器件類型、端腳之間的連接、信號名等條件細(xì)節(jié)，再次細(xì)化邏型、端腳之間的連接、信號名等條件細(xì)節(jié)，再次細(xì)化邏輯電路圖。輯電路圖。 邏輯圖參見書邏輯圖參見書P79圖圖3

8、.1( c )。 原理圖參見書原理圖參見書P89圖圖3.19。反映邏輯信號之間反映邏輯信號之間對應(yīng)的時(shí)間關(guān)系對應(yīng)的時(shí)間關(guān)系，特別是要能反，特別是要能反映出關(guān)鍵信號之間因果關(guān)系和傳輸延遲。映出關(guān)鍵信號之間因果關(guān)系和傳輸延遲。參見書參見書P92圖圖3.22和圖和圖3.23。5. 結(jié)構(gòu)化邏輯描述結(jié)構(gòu)化邏輯描述 (Structured Logic Description)6. 電路說明電路說明 (Circuit Description)說明結(jié)構(gòu)化邏輯器件的內(nèi)部功能，如說明結(jié)構(gòu)化邏輯器件的內(nèi)部功能，如PLA、存儲(chǔ)器、存儲(chǔ)器芯片或者某些具有專門功能的中、大規(guī)模器件；芯片或者某些具有專門功能的中、大規(guī)模器件

9、；用文字簡明敘述電路的用文字簡明敘述電路的使用方法使用方法； 解釋內(nèi)部的解釋內(nèi)部的工作方法工作方法；列出設(shè)計(jì)和操作中所有可能的列出設(shè)計(jì)和操作中所有可能的潛在缺陷潛在缺陷，以及在使，以及在使用不當(dāng)中用不當(dāng)中隱含的問題隱含的問題。用用邏輯等式邏輯等式、狀態(tài)表狀態(tài)表(圖圖)、功能表功能表或或程序表程序表等形式說明。等形式說明。3.1.2 門的符號標(biāo)準(zhǔn)門的符號標(biāo)準(zhǔn) (Gate Symbols Standards) 邏輯門的符號標(biāo)準(zhǔn)邏輯門的符號標(biāo)準(zhǔn): 長方形符號長方形符號：中國國標(biāo)、：中國國標(biāo)、IEC標(biāo)準(zhǔn)、標(biāo)準(zhǔn)、IEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn) 變形符號變形符號： IEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)常用門的符號表示參見下頁所示。常用門的

10、符號表示參見下頁所示。圖圖3.3 常用邏輯門的兩種表示形式常用邏輯門的兩種表示形式電路名稱電路名稱原符號原符號變形符號變形符號跟隨器跟隨器非非 門門與與 門門或或 門門與非門與非門或非門或非門與或非門與或非門異或門異或門11&111&=1 門的等效符號門的等效符號: 邏輯門的等效符號參見下頁所示。邏輯門的等效符號參見下頁所示。&111 &111&對上述常用門中輸入信號進(jìn)行有效級變換對上述常用門中輸入信號進(jìn)行有效級變換(變反變反)，并，并按照按照DeMorgan定律定律得到的門的得到的門的等效符號等效符號。實(shí)際上，等效變換即為實(shí)際上，等效變換即為小圓圈小圓

11、圈（表示反相器）在門（表示反相器）在門的符號上的的符號上的出現(xiàn)和移動(dòng)出現(xiàn)和移動(dòng)。如下圖。如下圖邏輯門的等效符號邏輯門的等效符號電路名稱電路名稱原符號原符號等效符號等效符號跟隨器跟隨器非非 門門與與 門門或或 門門與非門與非門或非門或非門1111&111&1&3.1.3 信號名和有效級信號名和有效級 (Signal Names and Active Levels) 信號命名：信號命名： 為了電路分析，對電路的各個(gè)為了電路分析，對電路的各個(gè)輸入、輸出信號輸入、輸出信號進(jìn)行進(jìn)行規(guī)范化命名規(guī)范化命名，即取名最好源自信號的名稱或者是它的縮，即取名最好源自信號的名稱或者是它的縮寫。

12、如：寫。如：數(shù)據(jù)信號數(shù)據(jù)信號Datai (Di)；地址信號地址信號Addri (Ai)；控制信號控制信號Conti (Ci)、Reset、Set、 ；檢測信號檢測信號Ready、Error、 、等待信號等待信號Wait、；片選信號片選信號CS；使能信號；使能信號EN； 。 參見書參見書P91圖圖3.21。 信號的有效級信號的有效級 (Active levels for Signals) 控制信號、測試信號控制信號、測試信號等：等： 在正邏輯在正邏輯中，中，高電平與邏輯高電平與邏輯“1”等效，等效， 低電平與邏輯低電平與邏輯“0”等效。等效。 （參見書第二章（參見書第二章P27圖圖2.2） 有效

13、級有效級分高有效或低有效。分高有效或低有效。高有效高有效：信號為：信號為高電平高電平或?yàn)榛驗(yàn)檫壿嬤壿嫛?”時(shí)為有效；時(shí)為有效；低有效低有效：信號為：信號為低電平低電平或?yàn)榛驗(yàn)檫壿嬤壿嫛?”時(shí)為有效；時(shí)為有效；此類信號都有一個(gè)與之對應(yīng)的此類信號都有一個(gè)與之對應(yīng)的有效級有效級。當(dāng)信號處在其有效級時(shí)，邏輯電路才能正確地執(zhí)行當(dāng)信號處在其有效級時(shí)，邏輯電路才能正確地執(zhí)行其功能。其功能。 有效級的有效級的約定約定（即表示法）：（即表示法）： 用一些符號作為信號名的用一些符號作為信號名的前綴前綴或或后綴后綴，這些符號反，這些符號反映了信號的有效性，如下表所示。映了信號的有效性，如下表所示。本書采用表中本書采

14、用表中“EN(高有效高有效)、/EN(低有效低有效)”的這一的這一組表示法。組表示法。低電平有效低電平有效高電平有效高電平有效ACKERROR.LACS(L)CS*/ENRESET#ACKERROR.HACS(H)CSENRESET 信號名信號名不能采用反變量符號，不能采用反變量符號，不能采用邏輯表達(dá)式不能采用邏輯表達(dá)式。/ENRDYF邏輯邏輯電路電路如下圖如下圖中，中，RDY (準(zhǔn)備好準(zhǔn)備好) 為為 測試信號，測試信號， /EN (使能使能) 為為 控制信號，控制信號，當(dāng)當(dāng)RDY為高電平、為高電平、/EN為低電平時(shí)，則該電路工作。為低電平時(shí)，則該電路工作。 例：例：設(shè)計(jì)一個(gè)邏輯。設(shè)計(jì)一個(gè)邏輯

15、。確定信號名：確定信號名：READY/OUT&/RUNPWR/ITL/RST使得加電（高有效信號）時(shí)產(chǎn)生一個(gè)低有效輸出，使得加電（高有效信號）時(shí)產(chǎn)生一個(gè)低有效輸出，系統(tǒng)不復(fù)位（低有效信號），內(nèi)部鎖系統(tǒng)不復(fù)位（低有效信號），內(nèi)部鎖InTerLock關(guān)閉關(guān)閉（低有效信號），給出一個(gè)運(yùn)行信號（低有效信號）（低有效信號），給出一個(gè)運(yùn)行信號（低有效信號） ，數(shù)據(jù)已準(zhǔn)備好（高有效信號）。數(shù)據(jù)已準(zhǔn)備好（高有效信號）。輸入變量輸入變量 加電加電= PWR，復(fù)位，復(fù)位= /RST，內(nèi)部鎖，內(nèi)部鎖= /ITL， 運(yùn)行運(yùn)行= /RUN，數(shù)據(jù)準(zhǔn)備好，數(shù)據(jù)準(zhǔn)備好= READY輸出變量輸出變量 輸出輸出= /OU

16、T3.1.4 引端的有效級引端的有效級(Active levels for pins)本書采用的是本書采用的是“邏輯非符號體制邏輯非符號體制”。另一種是另一種是“極性符號體制極性符號體制” （略）。（略）。引端的有效級：引端的有效級： 是指電路的輸入、輸出上的是指電路的輸入、輸出上的物理量物理量 與電路的與電路的內(nèi)部邏輯狀態(tài)內(nèi)部邏輯狀態(tài)的對應(yīng)關(guān)系。的對應(yīng)關(guān)系。對應(yīng)關(guān)系：指選用器件的對應(yīng)關(guān)系：指選用器件的引端的有效級引端的有效級 與所給與所給信號的有效級信號的有效級相匹配。相匹配。邏輯非符號體制邏輯非符號體制 電路的電路的外部邏輯狀態(tài)與內(nèi)部邏輯狀態(tài)外部邏輯狀態(tài)與內(nèi)部邏輯狀態(tài)的對應(yīng)關(guān)系。的對應(yīng)關(guān)系

17、。 &1ENABLEaDORDYSIDbcd器件框圖上器件框圖上不帶邏不帶邏輯非符號輯非符號(小圓圈小圓圈)器件框圖上器件框圖上帶邏輯帶邏輯非符號非符號abcd1&ENABLEDORDYSID在本體制下存在在本體制下存在兩級對應(yīng)關(guān)系兩級對應(yīng)關(guān)系：例：所示框圖中例：所示框圖中 a、b、c、d為外部邏輯狀態(tài)；為外部邏輯狀態(tài)； ENABLE、DO、RDY、SID為內(nèi)部邏輯狀態(tài)。為內(nèi)部邏輯狀態(tài)。例：如圖所示例：如圖所示 器件框圖上器件框圖上不帶邏輯非符號不帶邏輯非符號（即（即小圓圈小圓圈）的輸入）的輸入 a 與與 X、輸出、輸出 c 與與 Z 的關(guān)系：若的關(guān)系：若 Z = f(X)，則

18、，則 c = f(a)acXZaX0101Zc0101acXZaX0110Zc0110 器件框圖上器件框圖上帶邏輯非符號帶邏輯非符號的輸入的輸入a 與與 X、輸出、輸出 c 與與Z 的關(guān)系：若的關(guān)系：若 Z = f(X)，則，則 c = Z = f(X) = f ( a ) 電路的輸入、輸出信號的電路的輸入、輸出信號的物理量物理量 正邏輯約定正邏輯約定&XYZabca bcL LL HH LH HHLHHa bc0 00 11 01 11011X YZ0 00 11 01 10001 與電路的與電路的外部邏輯狀態(tài)外部邏輯狀態(tài)的對應(yīng)關(guān)系，的對應(yīng)關(guān)系，用正邏輯或負(fù)邏輯加以約定。用正邏輯或負(fù)

19、邏輯加以約定。如下圖所示：如下圖所示： Z = XY c = Z = XY = a b邏輯電平對應(yīng)關(guān)系：邏輯電平對應(yīng)關(guān)系：H (高電平高電平) “1”(外部邏輯狀態(tài)外部邏輯狀態(tài)) L (低電平低電平) “0”(外部邏輯狀態(tài)外部邏輯狀態(tài)) 負(fù)邏輯約定負(fù)邏輯約定注：本書采用注：本書采用邏輯非符號體制邏輯非符號體制的的正邏輯約定正邏輯約定。如下圖所示：如下圖所示：Z = X+Y c = Z = X +Y = a + b邏輯電平對應(yīng)關(guān)系：邏輯電平對應(yīng)關(guān)系：H (高電平高電平) “0”(外部邏輯狀態(tài)外部邏輯狀態(tài))11XYZabca bcH HH LL HL LLHLLa bc0 00 11 01 110

20、11X YZ0 00 11 01 10111L (低電平低電平) “1”(外部邏輯狀態(tài)外部邏輯狀態(tài))3.1.5 引端有效級的變換引端有效級的變換 (Bubble-to-bubble Logic design)例：下面兩組的各四種分別表示四個(gè)完成例：下面兩組的各四種分別表示四個(gè)完成同一邏輯功能同一邏輯功能的器件：的器件： 四種四種“或或”功能功能 四種四種“與與”功能功能1或門（或門（7432）1或非門（或非門（7402）1與非門（與非門（7400）1與門（與門（7408）&與門（與門（7408）&與非門（與非門（7400）&或非門（或非門（7402）&或門（或門

21、（7432） 目的：目的：使邏輯電路的功能一目了然使邏輯電路的功能一目了然 結(jié)果：結(jié)果：使所選用使所選用器件引端的有效級器件引端的有效級 與與 所給的信號有效級所給的信號有效級 相匹配相匹配 方法：方法：對器件引端的有效級進(jìn)行變換。對器件引端的有效級進(jìn)行變換。1. 引端有效級的變換引端有效級的變換，包括：包括：&REYREQBUSY高有效輸入、高有效輸出高有效輸入、高有效輸出&/REY/REQBUSY低有效輸入、高有效輸出低有效輸入、高有效輸出&REYREQ/BUSY高有效輸入、低有效輸出高有效輸入、低有效輸出&/REY/REQ/BUSY低有效輸入、低有效輸出低

22、有效輸入、低有效輸出 輸入引端的變換：或?yàn)楦哂行?、或?yàn)榈陀行В斎胍说淖儞Q：或?yàn)楦哂行?、或?yàn)榈陀行В?輸出引端的變換：分別為高有效、或低有效。輸出引端的變換：分別為高有效、或低有效。例例 如下圖如下圖 Busy = REYREQ 對應(yīng)了四種電路。對應(yīng)了四種電路。2. 引端有效級的變換規(guī)則引端有效級的變換規(guī)則 (Bubble-to-bubble Logic Design Rules)規(guī)則規(guī)則1：&A/BF&/A/BF&/AB/F 在在保持保持輸入與輸出輸入與輸出邏輯功能不變邏輯功能不變的條件下，依照如的條件下，依照如下下變換規(guī)則變換規(guī)則對邏輯圖進(jìn)行任意變換。對邏輯圖進(jìn)行

23、任意變換。(也稱也稱圓圈邏輯圓圈邏輯Bubble Logic)任何輸入或輸出端加上或刪去邏輯非符號任何輸入或輸出端加上或刪去邏輯非符號 (即小圓即小圓圈圈)，且其對應(yīng)的信號有效級變反，則邏輯圖的功能不，且其對應(yīng)的信號有效級變反，則邏輯圖的功能不變。變。規(guī)則規(guī)則2：1&ABCDF1&ABCDF邏輯圖內(nèi)部連線的兩端，同時(shí)加上或刪去邏輯非符邏輯圖內(nèi)部連線的兩端，同時(shí)加上或刪去邏輯非符號，則邏輯圖的功能不變。號，則邏輯圖的功能不變。規(guī)則規(guī)則3：&1ABCDF&1ABCDF單個(gè)邏輯非符號在內(nèi)部連線兩端移動(dòng)時(shí)邏輯圖的功單個(gè)邏輯非符號在內(nèi)部連線兩端移動(dòng)時(shí)邏輯圖的功能不變。能不

24、變。規(guī)則規(guī)則4：&ABF1/A/B/F1ABF若一個(gè)門的輸入輸出端同時(shí)加上或刪去邏輯非符號，若一個(gè)門的輸入輸出端同時(shí)加上或刪去邏輯非符號，或輸入、輸出信號有效級同時(shí)取反，且門的符號或輸入、輸出信號有效級同時(shí)取反，且門的符號“與與”、 “或或”互變互變時(shí)，則得到的新的邏輯圖的功能不變。時(shí)，則得到的新的邏輯圖的功能不變。變換的最終目標(biāo)變換的最終目標(biāo) 變換后的結(jié)果應(yīng)滿足下列規(guī)定變換后的結(jié)果應(yīng)滿足下列規(guī)定 如前面四個(gè)變換規(guī)則所示：如前面四個(gè)變換規(guī)則所示：若與門的輸出端若與門的輸出端無邏輯非符號無邏輯非符號，則，則F為為高有效高有效； 與門的輸出端與門的輸出端有邏輯非符號有邏輯非符號，則，則/F

25、為為低有效低有效。 器件的器件的 輸出信號有效級輸出信號有效級 應(yīng)應(yīng) 與與 對應(yīng)的對應(yīng)的 輸出引端的有效級輸出引端的有效級 一致一致。 即輸出端有邏輯非符號，輸出信號為低有效，否則為即輸出端有邏輯非符號，輸出信號為低有效，否則為高有效。高有效。DATASELBSELAB&11ASEL即即 輸入端有邏輯輸入端有邏輯非符號非符號，輸入信號為，輸入信號為低有效低有效，否則否則 輸入端沒有邏輯輸入端沒有邏輯非符號非符號，輸入信號為高有效。，輸入信號為高有效。如：下圖所示：如：下圖所示： 當(dāng)當(dāng) 輸入信號有效級輸入信號有效級 與其與其 對應(yīng)的對應(yīng)的 輸入端有效級輸入端有效級 一致一致時(shí)，時(shí)，當(dāng)當(dāng)該

26、信號有效該信號有效時(shí)，則器件內(nèi)部時(shí)，則器件內(nèi)部邏輯功能有效邏輯功能有效。DATA =A 當(dāng)當(dāng)SEL = 1B 當(dāng)當(dāng)SEL = 0 選擇輸入信號選擇輸入信號SEL連接到與非門連接到與非門的輸入端的輸入端(無邏輯非無邏輯非符號符號)，則選擇，則選擇DATA=A時(shí)的時(shí)的SEL是高有效；是高有效； SEL還連接到非門還連接到非門的輸入端的輸入端(有邏輯非符號有邏輯非符號)，則選擇，則選擇DATA= B時(shí)的時(shí)的SEL是低有效。是低有效。即輸出數(shù)據(jù)信號即輸出數(shù)據(jù)信號DATA如下：如下：則則 當(dāng)該當(dāng)該信號無效信號無效時(shí)，則器件內(nèi)部時(shí)，則器件內(nèi)部邏輯功能才有邏輯功能才有效效。這是應(yīng)。這是應(yīng)盡量避免盡量避免出現(xiàn)

27、的情況。出現(xiàn)的情況。 若若 輸入信號有效級輸入信號有效級與其與其 對應(yīng)的對應(yīng)的 輸入端有效級輸入端有效級 不一致不一致時(shí)，時(shí)，例例 下圖中選擇信號下圖中選擇信號SEL的有效性不明確。的有效性不明確。SELBSELAB&1ASELDATA1 應(yīng)用變換規(guī)則，可以將一個(gè)應(yīng)用變換規(guī)則，可以將一個(gè)意義模糊、結(jié)構(gòu)不好意義模糊、結(jié)構(gòu)不好 的邏輯變成一個(gè)的邏輯變成一個(gè)可讀性好的可讀性好的邏輯圖。邏輯圖。使：使：高有效輸出與高有效輸入相連，高有效輸出與高有效輸入相連， 低有效輸出與低有效輸入相連，低有效輸出與低有效輸入相連，這樣，可直接從邏輯圖中讀出邏輯函數(shù)，這樣，可直接從邏輯圖中讀出邏輯函數(shù)， 而不用

28、跟蹤求反后的變量。而不用跟蹤求反后的變量。DCAB&1&例：邏輯不匹配。例：邏輯不匹配。邏輯匹配。邏輯匹配。DCAB&113.1.6 圖面布局及總線圖面布局及總線 (Drawing Layout and Buses)在邏輯圖及原理圖中，規(guī)定：在邏輯圖及原理圖中，規(guī)定： 信息流信息流：默認(rèn)從左至右，或者從上到下，若不能保：默認(rèn)從左至右，或者從上到下，若不能保證則使用箭頭提示信息流方向，有單向和雙向之分。證則使用箭頭提示信息流方向，有單向和雙向之分。 邏輯器件：邏輯器件：輸入端畫在左邊，輸出端畫在右邊。輸入端畫在左邊，輸出端畫在右邊。 圖中應(yīng)注明圖中應(yīng)注明所用集成電路的所用

29、集成電路的型號型號、連線的、連線的引端號引端號、電電 路在整個(gè)原理圖中的路在整個(gè)原理圖中的編號編號以及輸入、輸出以及輸入、輸出信號信號名名等。等。ABAB 需要需要分頁分頁畫出的畫出的原理圖原理圖要合理地劃分出每頁的模要合理地劃分出每頁的模塊，既要完整又要使頁與頁之間的連線盡可能地塊，既要完整又要使頁與頁之間的連線盡可能地少，并清楚地標(biāo)注出它們之間的連接關(guān)系。少，并清楚地標(biāo)注出它們之間的連接關(guān)系。 信息線的交叉點(diǎn)：信息線的交叉點(diǎn)：手工作圖時(shí)用圓點(diǎn)表示，手工作圖時(shí)用圓點(diǎn)表示，CAD作圖作圖 時(shí)用時(shí)用T型。參見書型。參見書P89圖圖3.18所示。所示。手工畫手工畫機(jī)器畫機(jī)器畫(a) 交叉交叉(b)

30、 連接連接(c) 連接連接不允許不允許 總線的表示法：總線的表示法：單向總線符號單向總線符號 雙向總線符號雙向總線符號22總線的接點(diǎn)總線的接點(diǎn)沒有連接的交叉沒有連接的交叉(a)雙線表示總線雙線表示總線(b)單線表示總線單線表示總線3.1.7 時(shí)間圖時(shí)間圖 參見書參見書92圖圖3.22和圖和圖3.23。3.2 組合電路分析組合電路分析Combinational Logic Circuit Analysis電路分析的目的：電路分析的目的：邏輯邏輯電路圖電路圖改進(jìn)改進(jìn)電路電路用卡諾圖用卡諾圖化簡化簡表達(dá)式表達(dá)式分析邏輯分析邏輯功能功能列出列出真值表真值表寫出邏輯寫出邏輯表達(dá)式表達(dá)式根據(jù)給定電路，分析

31、該電路輸出與輸入之間的邏根據(jù)給定電路，分析該電路輸出與輸入之間的邏輯關(guān)系，得出電路的邏輯功能的描述，進(jìn)而評估此電路輯關(guān)系，得出電路的邏輯功能的描述，進(jìn)而評估此電路的性能，還可進(jìn)一步改進(jìn)電路。的性能，還可進(jìn)一步改進(jìn)電路。分析的一般步驟：分析的一般步驟：如下圖所示：如下圖所示：3.2.1 窮舉法窮舉法 窮舉法的結(jié)果是真值表。窮舉法的結(jié)果是真值表。例：分析如圖例：分析如圖3輸入輸入1輸出輸出的邏輯電路。的邏輯電路。x y zFF&11x11yz1000111100001000111101100100 10 0 0 00 0 1 10010100111101 010010 1 0 11 0 0

32、 01 0 1 11 1 0 01 1 1 101011000110 1 1 0011010000001101000001001011000100101100010100111011010011101110100100011010010001110001101x y zF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101100101即：列出即：列出n個(gè)輸入變量的所有個(gè)輸入變量的所有2n個(gè)輸入組合個(gè)輸入組合，并根據(jù)每一，并根據(jù)每一個(gè)輸入組合決定所有門的輸出，逐級推出電路的輸個(gè)輸入組合決定所有門的輸出，逐級推出電路的輸出，得到真值表。出，得到真值表。3.2.2 邏

33、輯代數(shù)法邏輯代數(shù)法 根據(jù)電路逐級寫出各門的輸出表達(dá)式，直至寫出根據(jù)電路逐級寫出各門的輸出表達(dá)式，直至寫出整個(gè)電路的輸出邏輯表達(dá)式。如下圖整個(gè)電路的輸出邏輯表達(dá)式。如下圖:F&11x11yz1根據(jù)布爾代數(shù)進(jìn)行表達(dá)式變換，如下：根據(jù)布爾代數(shù)進(jìn)行表達(dá)式變換，如下：F =(x+y) z + (xyz) = (x + z)(y + z) ( x + y + z) 或與式或與式 = (xz)(yz)(xyz) 與非與非與非式與非式上述表達(dá)式對應(yīng)不上述表達(dá)式對應(yīng)不同結(jié)構(gòu)的邏輯電路。同結(jié)構(gòu)的邏輯電路。參見書參見書P95圖圖3.25。F = xz + yz + xyz 與或式與或式3.2.3 利用摩根定

34、律分析利用摩根定律分析 若電路采用與非門和或非門實(shí)現(xiàn)，函數(shù)表達(dá)式需要若電路采用與非門和或非門實(shí)現(xiàn)，函數(shù)表達(dá)式需要反復(fù)應(yīng)用反復(fù)應(yīng)用摩根定律摩根定律簡化：簡化： 對應(yīng)不同結(jié)構(gòu)的邏輯電路，參見書對應(yīng)不同結(jié)構(gòu)的邏輯電路，參見書P96圖圖3.26、 P97圖圖3.27 。F = (AB C) + (A+B+C) + (A+D) = (A+B) C (A+B+C)(A+D) = ( A+B ) C) ( A+B+C )(A+D) = (A+B) C (A+D)3.2.4 利用卡諾圖化簡函數(shù)，通過函數(shù)表達(dá)式或真值利用卡諾圖化簡函數(shù)，通過函數(shù)表達(dá)式或真值表分析其邏輯功能。表分析其邏輯功能。例例1：分析如圖邏輯

35、電路。：分析如圖邏輯電路。F&1&AC11ABBCACP1P2P3P4P5P6P1 = ACP2 = A + BP3 = B + CP4 = A C這是一個(gè)這是一個(gè)輸出恒為輸出恒為 1 的邏輯電路。的邏輯電路。P5 = P1 P2 = AC A+B = A + BF = P5 P6 = (A + B) A B C = 0 + 0 = 1P6 = P3 + P4 = B + C + A C = A B C 例例2：分析如圖邏輯電路。：分析如圖邏輯電路。寫出最簡表達(dá)式：寫出最簡表達(dá)式： 從表達(dá)式直接看不出從表達(dá)式直接看不出明確的邏輯關(guān)系，可通過明確的邏輯關(guān)系，可通過真值表分析得出：

36、真值表分析得出：F = AB BC CA = AB + BC + CA& &A&BCF&A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110這是一個(gè)這是一個(gè)三變量非一致三變量非一致電路。電路。例例3：試分析如下電路的邏輯功能。：試分析如下電路的邏輯功能。輸出輸出 F 是對輸入是對輸入8421碼的四舍五入的判決電路，碼的四舍五入的判決電路，當(dāng)輸入當(dāng)輸入8421碼的值大于碼的值大于 5 時(shí)，時(shí)，F(xiàn) = 1 。1 1A8& & & &FA2A4A1通過真值表分析：通過真值表分析：A

37、8 A4 A2 A1F0 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000011111111111F = A8 + A4A2 + A4A1例例4：試分析如下碼制轉(zhuǎn)換電路的邏輯功能。：試分析如下碼制轉(zhuǎn)換電路的邏輯功能。表達(dá)式：表達(dá)式：W = ACD + ABX = BCD + BD + BCY = CD + CD Z = D例例4：試分析如下碼制轉(zhuǎn)換電路的邏輯功能。：試分析如下碼制轉(zhuǎn)換電路的邏輯功能。輸入為余三碼，

38、輸入為余三碼，輸出是輸出是8421碼碼真值表：真值表：A B C DW X Y Z0 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000011111111000011110000101100110011001101010101010101010表達(dá)式：表達(dá)式：W = ACD + ABX = BCD + BD + BCY = CD + CD Z = DA B C DW X Y Z0 0 0 00 0 0

39、1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 0 10 1 1 00 1 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0例例5：試分析如下電路的邏輯功能。：試分析如下電路的邏輯功能。1 1A& & &Y3BCDY2Y1Y0& & &1 11 1&

40、amp; & & & & & &表達(dá)式：表達(dá)式：Y3 = AY2 = AB + AC + AD + BCDY1 = ACD + ACD + ACD + ACDY0 = D例例5：試分析如下電路的邏輯功能。：試分析如下電路的邏輯功能。輸入為輸入為2421碼，碼，輸出是余三碼輸出是余三碼表達(dá)式：表達(dá)式：Y3 = AY2 = AB + AC + AD + BCDY1 = ACD + ACD + ACD + ACDY0 = DA B C DY3 Y2 Y1 Y00 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1

41、1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 10 1 0 00 1 0 10 1 1 01 0 0 11 0 1 01 0 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0習(xí)習(xí) 題題3.53.6例例6：分析如圖邏輯電路。（作業(yè)：分析如圖邏輯電路。（作業(yè) 3.5）寫出最簡表達(dá)式：寫出最簡表達(dá)式：A8 = B8 + B4 + B2 = B8 B4 B2 A4 = B4 B2 = B4B2 + B4B2A2 = B2

42、A1 = B1 =1B81B4B2B1A8A4A2A11例例6：分析如圖邏輯電路。：分析如圖邏輯電路。寫出最簡表達(dá)式：寫出最簡表達(dá)式：通過真值表來分析：通過真值表來分析：A8 = B8 + B4 + B2 = B8 B4 B2 A4 = B4 B2 = B4B2 + B4B2A2 = B2 A1 = B1 B8 B4 B2 B1A8 A4 A2 A10 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1這是一個(gè)這是一個(gè)BC

43、D碼對碼對9變補(bǔ)變補(bǔ)器。器。1100000000000000001111000011110000110011001100111010101010101010B8 B4 B2 B1A8 A4 A2 A10 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 00 1 1 10 1 1 00

44、1 0 10 1 0 00 0 1 10 0 1 0例例7：分析如圖邏輯電路。（作業(yè)：分析如圖邏輯電路。（作業(yè) 3.6）1. 寫出最簡表達(dá)式：寫出最簡表達(dá)式：y0 = x0 y1 = x1 x0y2 = x2 (x1+ y1) = x2 (x1+ x1 x0) = x2 (x1+ x0)y3 = x3 (x2+ y2) = x3 (x2+ x2 (x1+ x0) = x3 (x2+ x1+ x0) =1x3(MSB)x2x1x0(LSB)y3y2y1y0=111=1電路圖一電路圖一3. 通過真值表來分析：通過真值表來分析：2. 函數(shù)最簡表達(dá)式：函數(shù)最簡表達(dá)式：x3x2x1x0y3y2y1y00

45、 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1結(jié)論：結(jié)論：這是一個(gè)這是一個(gè)二進(jìn)制變補(bǔ)器，二進(jìn)制變補(bǔ)器，也稱也稱16變補(bǔ)器。變補(bǔ)器。y0 = x0y1 = x1 x0y2 = x2 (x1+ x0)y3 = x3 (x2+ x1+ x0)01010101010101010110011001100110011110000111100001111111100000002. 函數(shù)最簡表達(dá)式：函數(shù)最簡表達(dá)式：結(jié)論：結(jié)論：這是一個(gè)這

46、是一個(gè)二進(jìn)制變補(bǔ)二進(jìn)制變補(bǔ)器，器，也稱也稱16變補(bǔ)器。變補(bǔ)器。y0 = x0y1 = x1 x0y2 = x2 (x1+ x0)y3 = x3 (x2+ x1+ x0)4. 根據(jù)根據(jù)“變補(bǔ)變補(bǔ)”的規(guī)則的規(guī)則（第（第一章），對上述表達(dá)式分析，也一章），對上述表達(dá)式分析，也能得到同樣的結(jié)論。能得到同樣的結(jié)論。已知：已知：x = xn-1 xn-2 x1 x0 則：則： x 求補(bǔ)為求補(bǔ)為 xn-1 xn-2 x1 x0 + 1 = yn-1 yn-2 y1 y0 例：例： x = 1 0 1 1 0 0 1 0 0 0 0求補(bǔ)后求補(bǔ)后y = 0 1 0 0 1 1 1 0 0 0 0 從數(shù)值位的最低

47、從數(shù)值位的最低位位x0開始進(jìn)行邏開始進(jìn)行邏輯輯與、或與、或轉(zhuǎn)換，轉(zhuǎn)換，而不是加法運(yùn)算。而不是加法運(yùn)算。2. 函數(shù)最簡表達(dá)式：函數(shù)最簡表達(dá)式：y0 = x0y1 = x1 x0y2 = x2 (x1+ x0)y3 = x3 (x2+ x1+ x0)根據(jù)根據(jù)“變補(bǔ)變補(bǔ)”的規(guī)則的規(guī)則（第一（第一章），對上述表達(dá)式分析，也能章），對上述表達(dá)式分析，也能得到同樣的結(jié)論。得到同樣的結(jié)論。已知：已知：x = xn-1 xn-2 x1 x0 則：則： x 求補(bǔ)為求補(bǔ)為 xn-1 xn-2 x1 x0 + 1 = yn-1 yn-2 y1 y0 例：例： x = 1 0 1 1 0 0 1 0 0 0 0求補(bǔ)后

48、求補(bǔ)后y = 0 1 0 0 1 1 1 0 0 0 0 變補(bǔ)的規(guī)律變補(bǔ)的規(guī)律是：是：2. 函數(shù)最簡表達(dá)式：函數(shù)最簡表達(dá)式：4. 16變補(bǔ)器變補(bǔ)器的電路：的電路：y0 = x0y1 = x1 x0y2 = x2 (x1+ x0)y3 = x3 (x2+ x1+ x0)若：若：輸入輸入 X = xn-1 xn-2 x1 x0輸出輸出 Y = yn-1 yn-2 y1 y0則：則：yi = xi (xi-1+ yi-1)yi = xi (xi-1+ xi-2 + x1+ x0)5. 推廣到推廣到 n位二進(jìn)制變位二進(jìn)制變補(bǔ)器：補(bǔ)器：=1x3(MSB)x2x1x0(LSB)y3y2y1y0=111=1

49、電路圖二電路圖二由上述分析可得：由上述分析可得：n 位二進(jìn)制數(shù)的變補(bǔ)器的電路有位二進(jìn)制數(shù)的變補(bǔ)器的電路有 表達(dá)式表達(dá)式1：yi = xi (xi-1+ yi-1) 表達(dá)式表達(dá)式2： yi = xi (xi-1+ xi-2 + x1+ x0) (0i n-1n-1)思考思考 1：這兩個(gè)邏輯表達(dá)式說明了什么？：這兩個(gè)邏輯表達(dá)式說明了什么？顯然：顯然：表達(dá)式表達(dá)式1對應(yīng)的邏輯電路是對應(yīng)的邏輯電路是串行轉(zhuǎn)換，速度較慢。串行轉(zhuǎn)換，速度較慢。(電路圖一電路圖一)表達(dá)式表達(dá)式2對應(yīng)的邏輯電路是對應(yīng)的邏輯電路是并行轉(zhuǎn)換，速度較快。并行轉(zhuǎn)換，速度較快。(電路圖二電路圖二)y0 = x0 y1 = x1 x0y2

50、 = x2 (x1x0)y3 = x3 (x2x1x0 ) yn-1 = xn-1 (xn-2 x2x1 x0 ) 表達(dá)式表達(dá)式2可設(shè)計(jì)成可設(shè)計(jì)成“分組轉(zhuǎn)換，組內(nèi)并行，組間串行分組轉(zhuǎn)換，組內(nèi)并行，組間串行”的轉(zhuǎn)換的轉(zhuǎn)換方式。分析如下：方式。分析如下： A + AB = A + B A + AB = A y2 = x2 (x1x0)問題：問題：當(dāng)位數(shù)當(dāng)位數(shù) n 較大時(shí)，由于或門的扇入數(shù)有限，并行較大時(shí)，由于或門的扇入數(shù)有限，并行轉(zhuǎn)換電路不能實(shí)現(xiàn)。怎么辦？轉(zhuǎn)換電路不能實(shí)現(xiàn)。怎么辦？ 推廣到第推廣到第 n 位：位： yn-1 = xn-1 (xn-2yn-2 ) 表達(dá)式表達(dá)式1 = x2 (x1 x

51、1 x0 ) = x2 (x1 x1 x0 ) = x2 (x1 x1 x0 x1 x0) = x2 (x1 y1 )并由此給出另一個(gè)串行轉(zhuǎn)換電路，如下：并由此給出另一個(gè)串行轉(zhuǎn)換電路，如下： yn-1 = xn-1 (xn-2 (x2(x1 x0 ) ) 表達(dá)式表達(dá)式3得到的串行轉(zhuǎn)換電路的邏輯圖得到的串行轉(zhuǎn)換電路的邏輯圖:y0 = x0 y1 = x1 x0y2 = x2 (x1x0)y3 = x3 (x2x1x0 ) yn-1 = xn-1 (xn-2 + (x2(x1 x0 ) )=1x3x2x1x0y3y2y1y0=1=111xn-1yn-1=11xn-2電路圖三電路圖三電路電路(電路圖

52、三電路圖三)是是串行轉(zhuǎn)換，串行轉(zhuǎn)換，速度速度比并行轉(zhuǎn)換比并行轉(zhuǎn)換(電路圖二電路圖二)慢，慢，但比但比(電路圖一電路圖一)要要較快。較快。3.3 組合電路設(shè)計(jì)組合電路設(shè)計(jì) Combinational Logic Circuit Design目的：目的：根據(jù)要實(shí)現(xiàn)的邏輯功能，利用邏輯代數(shù)方法實(shí)現(xiàn)根據(jù)要實(shí)現(xiàn)的邏輯功能，利用邏輯代數(shù)方法實(shí)現(xiàn)邏輯電路分析的一般步驟，如下圖所示：邏輯電路分析的一般步驟，如下圖所示：分析設(shè)計(jì)要求分析設(shè)計(jì)要求列出真值表列出真值表寫出最簡邏輯表達(dá)式寫出最簡邏輯表達(dá)式表達(dá)式變換表達(dá)式變換畫出電路邏輯圖畫出電路邏輯圖要求：要求：電路用最少的邏輯門（集成塊）、最少的輸入端數(shù)。電路用最

53、少的邏輯門（集成塊）、最少的輸入端數(shù)。確定輸入輸出變量；邏輯關(guān)系；有無確定輸入輸出變量；邏輯關(guān)系；有無無關(guān)項(xiàng)無關(guān)項(xiàng)d填入卡諾圖進(jìn)行化簡填入卡諾圖進(jìn)行化簡由卡諾圖得到最簡與或式由卡諾圖得到最簡與或式根據(jù)所選用門的類型根據(jù)所選用門的類型一、邏輯問題描述一、邏輯問題描述真值表真值表邏輯表達(dá)式邏輯表達(dá)式例例 設(shè)計(jì)一個(gè)二進(jìn)制一位全加器。設(shè)計(jì)一個(gè)二進(jìn)制一位全加器。3.3.1 根據(jù)邏輯問題的描述寫出邏輯表達(dá)式根據(jù)邏輯問題的描述寫出邏輯表達(dá)式1. 半加器半加器 Half-Adder 輸入變量：加數(shù)輸入變量：加數(shù)A、B輸出函數(shù)：和輸出函數(shù)：和 Sh、進(jìn)位、進(jìn)位ChA BSh Ch0 00 11 01 10 01

54、 01 00 111ABShSh = AB + AB = A BCh = AB = AB= AAB BAB&ABSh&Ch半半加加器器ABChSh1ABCh輸入變量：被加數(shù)輸入變量：被加數(shù) Ai、加數(shù)、加數(shù) Bi 、來自低位的進(jìn)位、來自低位的進(jìn)位 Ci-1輸出函數(shù)：本位和輸出函數(shù)：本位和 Si、本位向高位的進(jìn)位、本位向高位的進(jìn)位Ci2. 全加器全加器Full-Adder Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1AiBiCi-1SiSi = Ai Bi Ci-1C

55、i = AiBi + Ai Ci-1 + Bi Ci-1 1111CiAiBiCi-11111= AiBi Ci-1 + AiBiCi-1 + AiBiCi-1 + AiBi Ci-1二級與或電路參見書二級與或電路參見書P98圖圖3.28( c )。用異或門和與、或門構(gòu)成電路：用異或門和與、或門構(gòu)成電路：2. 全加器全加器Full-Adder Si = Ai Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 AiBiCi-1CiSi=1&=1&11&Ci = AiBi + Ai Ci-1 + Bi Ci-1Ci = AiBi + Ai Ci-1

56、+ Bi Ci-1用用“與或非與或非”門實(shí)現(xiàn)全加器門實(shí)現(xiàn)全加器AiBiCi-1SiSi = m1 + m2 + m4 + m71111CiAiBiCi-111111111m1 = Ci-1 Cim2 = Bi Cim4 = Ai Cim7 = Ai Bi Ci-1故故 Si = Ci-1 Ci + Bi Ci + Ai Ci + Ai Bi Ci-1 = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1禁止法禁止法CiAiBiCi-12. 全加器全加器Full-Adder Ci = AiBi + Ai Ci-1 + Bi Ci-1用用“與或非與或非”門實(shí)現(xiàn)全加器門實(shí)現(xiàn)全加器

57、 Si = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1電路的特點(diǎn)：電路的特點(diǎn)：輸出為反函數(shù)。輸出為反函數(shù)。A i B i C i-111&Si11&Ci全加器全加器AiBiCi-1SiCi2. 全加器全加器Full-Adder Si = Ai Bi Ci-1 = Sh1 Ci-1 = Sh2 用用“半加器半加器”實(shí)現(xiàn)全加器實(shí)現(xiàn)全加器Ci = AiBi + Ai Bi Ci-1 + Ai Bi Ci-1 = Ch1 + Ci-1 (Ai Bi )= Ch1 + Ci-1 Sh1 = Ch1 + Ch2= Ch1 + Ci-1 (Ai Bi + Ai Bi

58、 )Sh = AB + AB = A BCh = AB=1ABSh&Ch半半加加器器ABChShCh2Sh2AiBiCh1Sh1Ci-1CiSi=1&=1&112. 全加器全加器Full-Adder 3. 半減器半減器Half-Subtractor輸入變量：被減數(shù)輸入變量：被減數(shù) X、減數(shù)、減數(shù) Y 輸出函數(shù)：本位差輸出函數(shù)：本位差 Dh、本位向高位的借位、本位向高位的借位BhX YDh Bh0 00 11 01 10 01 11 00 011XYDh1XYBhDh = XY + XY = X YBh = XY試比較半加器試比較半加器 Sh = A B Ch = AB=

59、1XYSh&Ch半加器半加器4. 全減器全減器Full- Subtractor輸入變量：被減數(shù)輸入變量：被減數(shù) Xi、減數(shù)、減數(shù) Yi 、來自低位的借位、來自低位的借位 Bi-1輸出函數(shù)：本位差輸出函數(shù)：本位差 Di、本位向高位的借位、本位向高位的借位BiXi Yi Bi-1Di Bi0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 10 11 00 00 01 1XiYiBi-1Di1111BiXiYiBi-11111Di = Xi Yi Bi-1Bi = XiYi + Xi Bi-1 + Yi Bi-1 4. 全減器全減器Full- S

60、ubtractor 當(dāng)把被減數(shù)當(dāng)把被減數(shù)Ai取反，則取反，則 (AiBi)運(yùn)算可由運(yùn)算可由 加法器加法器完成。完成。試比較全加器試比較全加器 Si = Ai Bi Ci-1 Ci = Ai Bi + Ai Ci-1 + Bi Ci-1 Di = Xi Yi Bi-1Bi = XiYi + Xi Bi-1 + Yi Bi-1 AiBiCi-1CiSi=1&=1&11&二、邏輯問題描述二、邏輯問題描述簡化真值表簡化真值表邏輯表達(dá)式邏輯表達(dá)式輸入變量：兩個(gè)正整數(shù)輸入變量：兩個(gè)正整數(shù) x = x2x1 ， y = y2y1輸出函數(shù)：三個(gè)比較結(jié)果輸出函數(shù)：三個(gè)比較結(jié)果F1(x y)，F(xiàn)2(x 8 的編碼器，則可用多片的編碼器，則可用多片74LS148級聯(lián)起來。級聯(lián)起來。如用如用4片片74LS148級聯(lián)成的級聯(lián)成的 32-5 優(yōu)先權(quán)編碼器優(yōu)先權(quán)編碼器，輸出，輸出邏輯表達(dá)式的構(gòu)成：邏輯表達(dá)式的構(gòu)成： RA2 = G3A2 + G2A2 + G1A2 + G0A2 片內(nèi)編碼片內(nèi)編碼 RA1 = G3A1 + G2A1 + G1A1 + G0A1 A2A1A0 RA0 = G3A0 + G2A0 + G1A0 + G0A0 構(gòu)成構(gòu)成 RA4 = G3GS + G2GS 片間片間 GS RA3 = G3G