畢業(yè)設計(論文)：數(shù)字頻率計設計

1、課 程 設 計 說 明 書 課程設計名稱 EDA技術課程設計 題 目 學 生 姓 名 專 業(yè) 學 號 指 導 教 師 胡 兵 日期2009年 6月 20 日 成績 第 頁 1 西華大學課程設計說明書 說明書 1 前言 1.1序言 在電子工程資源勘探儀器儀表等相關應用中頻率計是工程技術人員必不可少 的測量工具。頻率測量也是電子測量技術中最基本最常見的測量之一。不少物理量的測 量如轉速、振動頻率等的測量都涉及到或可以轉化為頻率的測量。目前市場上有各 種多功能、高精度、高頻率的數(shù)字頻率計但價格不菲。為適應實際工作的需要本文 在簡述頻率測量的基本原理和方法的基礎上提供一種基于FPGA的數(shù)字頻率計的設計

2、 和實現(xiàn)過程本方案不但切實可行而且具有成本低廉、小巧輕便、便于攜帶等特點。 1.2 設計背景 在eda(電子設計自動化在電子設計中起著越來越重要的作用的時候我們進行 EDA課程設計以增強我們的動手和綜合能力。我們選擇了數(shù)字頻率計設計這個課題 因為數(shù)字頻率計的應用范圍很廣。數(shù)字頻率計在測量其他物理量如轉速、振動頻率等方 面也獲得廣泛應用。數(shù)字頻率計的設計方法也有多種如模擬數(shù)字方法單片機設計 基于fpga用verilog設計方法。由于Verilog HDL設計有諸多優(yōu)點所以我們選擇了 Verilogs設計方法。 1.3 數(shù)字頻率計分類 國際上數(shù)字頻率計的分類很多。按功能分類因計數(shù)式頻率計的測量功能

3、 很多用途很廣。所以根據(jù)儀器具有的功能電子計數(shù)器有通用和專用之分。 (1 通用型計數(shù)器是一種具有多種測量功能、多種用途的萬能計數(shù)器。它可測量頻 率、周期、多周期平均值、時間間隔、累加計數(shù)、計時等若配上相應插件就 可測相位、電壓、電流、功率、電阻等電量配上適當?shù)膫鞲衅鬟€可進行長度、 重量、壓力、溫度、速度等非電量的測量。 (2專用計數(shù)器指專門用來測量 某種單一功能的計數(shù)器。如頻率計數(shù)器只能專門用來測量高頻和微波頻率時 間計數(shù)器是以測量時間為基礎的計數(shù)器其測時分辨力和準確度很高可達 第 頁 2 西華大學課程設計說明書 說明書 數(shù)量級特種計數(shù) 器它具有特種功能如可逆計數(shù)器、予置計數(shù)器、差值計數(shù) 器、

4、倒數(shù)計數(shù)器等用于工業(yè)和白控技術等方面。數(shù)字頻率計按頻段分類 (1低 速計數(shù)器最高計數(shù)頻率10MHz (2中速計數(shù)器最高計數(shù)頻率 10100MHz (3高速計數(shù)器最高計數(shù)頻率100MHz (4微波頻率計數(shù)器 測頻范圍180GHz或更高。 1.4 設計目標和實施計劃 目標能測量輸入信號的頻率頻率范圍為1HZ-999999HZ波形可以是正弦波三 角波方波和其他任何有固定頻率的信號信號的幅值0.5 -5V。 利用Quartus 軟件平臺上建立計數(shù)器電路的頂層電路文件并完成編譯和仿真。 利用protel畫出整體系統(tǒng)的原理圖。 實施計劃1在quartus 軟件上利用verilog hdl設計出五個模塊并完

5、成各功 能模塊的編譯仿真。 2 在軟件中用原理圖方式把各功能模塊連接成一個整體系統(tǒng)并對其進行編譯和 功能仿真。 3整體系統(tǒng)仿真成功后選擇相應的芯片對其分配引腳. 4利用設計好的芯片在protel中完成整體系統(tǒng)電路圖的繪制。 第 頁 3 西華大學課程設計說明書 說明書 2 總體方案設計 2.1方案比較 方案一它由一個測評控制信號發(fā)生器TESTCTL,一個有時鐘使能的計數(shù)器一個鎖 存器reg和一個譯碼器encode組成。 頻率測量的基本原理是計算每秒鐘內待測信號的脈沖個數(shù)。這就要求TESRCTL 能產生一個1s脈寬的周期信號并對頻率計的每一個計數(shù)器CNT10的ENA使能端 進行同步控制。當TETE

6、N高電平時允許計數(shù)并保持其所計的數(shù)。在停止計數(shù)期 間首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1s的計數(shù)值鎖存進鎖存 器REG中并由外部的7段譯碼器譯出并穩(wěn)定顯示。 圖2.1 方案一測頻法數(shù)字頻率計框圖 輸出信號鎖存器 測頻計數(shù) 模塊 測頻控制信 號發(fā)生模塊 被測頻率信號 閘門信號 鎖 存 信 號 時鐘信號 控制信號 清零信號 譯 碼 電 路 第 頁 4 西華大學課程設計說明書 說明書 方案二本方案使用的是數(shù)字編譯碼集成電路和無線電收發(fā)模塊可顯示呼 叫床位的號碼或房間號碼。發(fā)送端發(fā)出信號后送入編碼器編碼器輸出特定的脈 沖對發(fā)射機經行調制由發(fā)射機向空間輻射無線電波。接收端在接收到信號后送

7、由與編碼器配套的解碼器中解碼器將信號分別送到譯碼顯示器去控制指示燈和 聲音集成電路去控制揚聲器。系統(tǒng)總體構 成包括編碼發(fā)射部分、接收譯碼部分、 譯碼顯示部分、聲音集成放大部分與電源部分共五個模塊系統(tǒng)組成框圖如圖2.2 所示。 圖2.2 等精度數(shù)字頻率計框圖 2.2 方案論證 上面兩種方案都能夠達到設計目的。都有其優(yōu)點和缺點下面進行論證。 方案一測頻法測量。就是用計數(shù)器計算1S內輸入信號周期的個數(shù)。原理簡單明 了用Verilog語言編寫出來的系統(tǒng)精度很高仿真時幾乎沒有誤差。其實現(xiàn)電路也比 較簡單僅用芯片加上外圍電路如晶振電路復位電路下載電路 電源電路等就可以實現(xiàn)系統(tǒng)數(shù)字頻率計的功能但如果要做成實

8、物的話在測量低頻時 頻率的量化誤差就會對測量精度產生嚴重影響此時應該采用測周期法間接測量頻率。 方案二等精度頻率計。此種方案能夠保證計數(shù)器的工作時間恰好等于被測信號的 標準頻率信號clk_sys 數(shù)據(jù)輸出選擇 清零信號 預置門控信號cl 被測頻率clk_test 32b 32b 8b 第 頁 5 西華大學課程設計說明書 說明書 完整周期數(shù)這保證了信號在任何頻率條件下都能保持恒定精度。系統(tǒng)對信號進行計數(shù) 后還需要運用單片機進行處理才能得到其頻率。本方案原理較第一方案要復雜一些 但是精度得到了保證。但系統(tǒng)的核心只有一部分能用VERILOG描述處來數(shù)據(jù)的處理還 得靠單片機來執(zhí)行所以系統(tǒng)整體電路較為復

9、雜。做成實物之后的成本也會大幅上升。 2.3方案選擇 由于我們我們第一次進行EDA設計知識和經驗都不豐富。第一種方案原理簡單明 了而且很容易實現(xiàn)第二種方案原理較為復雜而且還要用到單片機增加了設計難度 也不利于節(jié)約成本。所以我們決定采用第一種方案即直接測頻法數(shù)字頻率計。 第 頁 6 西華大學課程設計說明書 說明書 3.單元模塊電路設計 本節(jié)主要介紹系統(tǒng)各單元模塊的具體功能、電路結構、工作原理、以及各個單元模 塊之間的聯(lián)接關系同時本節(jié)也會對相關電路中的參數(shù)計算、元器件選擇、以及核心器 件進行必要說明。 3.1各單元模塊功能介紹及電路設計 本系統(tǒng)主要分為5個單元模塊它們分別是分頻器模塊、測頻控制信號

10、發(fā)生器模 塊、24位鎖存器模塊、7段譯碼器模塊、十進制計數(shù)器模塊。各單元模塊功能及相關電 路的具體說明如下。 3.1.1分頻器模塊設計 1、分頻器模塊的具體功能 輸入信號CLK 實驗平 臺上的2Hz時鐘信號。 輸出信號CLKDIV2 輸出1Hz標準信號。 邏輯功能對輸入信號進行二分頻提供測頻控制信號發(fā)生器所需要的1Hz標 準輸入信號。 2、分頻器模塊的Verilog源代碼 module div2(clk,clkdiv2; input clk; output clkdiv2; reg clkdiv2; always(posedge clk clkdiv2<=clkdiv2; endmodu

11、le 3、分頻器模塊的RTL級原理圖 ? 第 頁 7 西華大學課程設計說明書 說明書 圖3.1 分頻器模塊RTL級原理圖 3.1.2 測頻控制信號發(fā)生器模塊設計 1、具體功能 輸入信號CLKDIV2 1Hz標準輸入信號。 輸出信號TSTEN 計數(shù)時能信號 CLR-CNT 計數(shù)器清零信號 LOAD 鎖存信號。 邏輯功能產生1s脈寬的周期信號并根據(jù)測頻需要產生相應的計數(shù)器清 零信號和鎖存器鎖存信號。 2、Verilog源代碼 module testct1(clkdiv2,tsten,clr_cnt,load; input clkdiv2; output tsten,clr_cnt,load; re

12、g clr_cnt; wire tsten,load; reg div2clk; always(posedge clkdiv2 div2clk<=div2clk; always(clkdiv2 or div2clk begin if(!clkdiv2 & !div2clk clr_cnt<=1; else clr_cnt<=0; end assign load=div2clk; assign tsten=div2clk; endmodule 第 頁 8 西華大學課程設計說明書 說明書 2、RTL原理圖 圖3.2 測頻控制信號發(fā)生器模塊RTL級原理圖 3.1.3 24位

13、鎖存器模塊設計 1、具體功能 輸入信號LOAD鎖存器鎖存信號DIN0DIN1DIN2DIN3DIN4DIN5DIN6 DIN7 8個十進制計數(shù)器輸出的4位BCD碼。 輸出信號DOUTL27.0 低7位輸出顯示的BCD碼 DOUTH3.0 最高位輸出的BCD碼。 邏輯功能當LOAD信號上跳時將輸入的8位BCD碼送到輸出端由于接收的是8 個計數(shù)器的輸出信號因此輸入信號是8個4位而不是1個32位。輸出信號中低7位 不需要譯碼最高位又需要譯碼所以采用兩個信號分開輸出。 2、Verilog源代碼 moduler eg2(load,din0,din1,din2,din3,din4,din5,dout0,d

14、out1,dout2,dout3,d out4,dout5; input load; input3:0din0,din1,din2,din3,din4,din5; output3:0 dout0,dout1,dout2,dout3,dout4,dout5; reg3:0dout0,dout1,dout2,dout3,dout4,dout5; always( load begin dout53:0<=din53:0; 第 頁 9 西華大學課程設計說明書 說明書 dout43:0<=din43:0; dout33:0<=din33:0; dout23:0<=din23:0;

15、 dout13:0<=din1 3:0; dout03:0<=din03:0; end endmodule 3、RTL級原理圖 圖3.3 24位鎖存器模塊的RTL級原理圖 3.1.4十進制計數(shù)器模塊 1 、具體功能 輸入信號ENA 輸入時鐘使能信號 CLR 輸入清零信號 CLK 輸入時鐘觸發(fā)信號。 第 頁 10 西華大學課程設計說明書 說明書 輸出信號CQ3.0 輸出BCD碼 CARRY-OUT 輸出計數(shù)器進位信號。 邏輯功能ENA為高電平時計數(shù)CLK位輸入時鐘變量CLR為高電平時計數(shù)器清零 當計數(shù)器計到9時CARRY-OUT為高電平。 2 、Verilog源代碼 、module

16、cnt10(clk,clr,ena,cq,carry_out; input clk,clr,ena; output 3:0 cq; reg 3:0cq; output carry_out; reg carry_out; always(posedge clk or posedge clr begin if(clr cq<=0; else if(ena if(cq=9 begin cq<=0;carry_out<=1; end else begin cq<=cq+1;carry_out<=0; end endendmodule 3、六位十進制計數(shù)器級聯(lián)RTL原理圖 第

17、 頁 11 西華大學課程設計說明書 說明書 圖3.4 6位級聯(lián)十進制計數(shù)器模塊的RTL級原理圖 4、十進制計數(shù)器RTL原理圖 圖3.5 十進制計數(shù)器的RTL級原理圖 3.1.5 7段譯碼器模塊 模塊具體功能 輸入信號DIN31.28 輸入4位BCD碼。 輸出信號DOUT38.32 輸出4位BCD碼對于的7位二進制碼。 邏輯功能將4位BCD碼譯成數(shù)碼管顯示的7位二進制碼。 VERILOG源代碼 Module encode2(din0,din1,din2,din3,din4,din5,dout0,dout1,dout2,dout3,dout4,dout5; input 3:0din0,din1,d

18、in2,din3,din4,din5; output7:1dout0,dout1,dout2,dout3,dout4,dout5; 第 頁 12 西華大學課程設計說明書 說明書 reg7:1 dout0,dout1,dout2,dout3,dout4,dout5; always(din0 begin case(din0 4'b0000:dout0<=7'b1111110; 4'b0001:dout0<=7'b0110000; 4'b0010:dout0<=7'b1101101; 4'b0011:dout0<=7&#

19、39;b1111001; 4'b0100:dout0<=7'b0110011; 4'b0101:dout0<=7'b1011011; 4'b0110:dout0<=7'b0011111; 4'b0111:dout0<=7'b1110000; 4'b1000:dout0<=7'b1111111; 4'b1001:dout0<=7'b1111011; default:dout0<=7'b0000000; endcase end always(din1 b

20、egin case(din1 4'b0000:dout1<=7'b1111110; 4'b0001:dout1<=7'b0110000; 4'b0010:dout1<=7'b1101101; ? 第 頁 13 西華大學課程設計說明書 說明書 RTL原理圖 圖3-1-1 7段譯碼器模塊的RTL級原理圖 3.2電路參數(shù)的計算及元器件的選擇 下面就電源電路時基電路放大整形電路以及擴展電路中的參數(shù)計算以及元器件 的選擇進行說明。 3.2.1電源電路 如圖所示電路為輸出電壓+5V、輸出電流1.5A的穩(wěn)壓電源。它由電源變壓器B橋 式整流電路

21、D1D4濾波電容C1、C3和一只固定式三端穩(wěn)壓器(7805極為簡捷方便地 搭成的。 交流低壓經過橋式整流電路D1D4和濾波電容C1的整流和濾波在固定式三端 穩(wěn)壓器LM7805的Vin和GND兩端形成一個并不十分穩(wěn)定的直流電壓。此直流電壓經過 LM7805的穩(wěn)壓和C3的濾波便在穩(wěn)壓電源的輸出端產生了精度高、穩(wěn)定度好的直流輸出 電壓。本穩(wěn)壓電源可作為其他模塊+5v的電源。 按輸出電流應為10%的余量可取 第 頁 14 西華大學課程設計說明書 說明書 輸出I最大值為1.1A 通過計算得C1=3014 uf。因此取C1=3300uf V2=9.9V,為了留有余量取10.5V. 反向耐壓的計算 橋式整流

22、電路中每個整流二極管在交流網中電壓最高時承受的最大反向峰值電壓 為 22max210.5(110%VrmV =16.3V 為了安全起見應取Vrm為25V 正向電流 橋式整流電路中每個整流二極管的正向電流平均值為輸出電流的一半其最大值 應是(iDAVmax=1/2 Io max=0.55A 由于在接通電源的瞬間有相當大的沖擊電流通過整流管因此整流管的參數(shù)If 正向電流平均值應比上述值大0.52倍則If應取1A 根據(jù)上述計算可選用1A/25V的橋堆。 三端穩(wěn)壓器的選用 78系列集成三端穩(wěn)壓器按最大輸出電流的不同每個系列分為若干檔根據(jù)本電路 的要求選擇7805AC最大輸出電流為0.1A集成三端穩(wěn)壓器

23、即可滿足要求。 電容C2的選用 電容C2主要是為了減小穩(wěn)壓電源輸出端由輸入電源引起的低頻干擾其數(shù)值在 100uF左右即可。 第 頁 15 西華大學課程設計說明書 說明書 晶振、電容等元件的選擇? 3.2.2時基電路 晶時基電路的作用主要是產生一個標準的時間信號高電平持續(xù)一秒由定時器 555構成的多諧振蕩器產生當標準時間的精度要求較高時應通過晶振體振蕩器分頻 獲得。若振蕩器的頻率為0.8Hz則T1=1sT2=0.25s。由公式T1=0.7R1+R2C和 T2=0.7R2C可計 算出電阻值R1、R2及電容C的值。若取電容C=10uF則 R2=T2/0.7C=35.7k 取標稱值36k R1=(T1

24、/0.7C-R2=107k 取R1=47k,RP=100k 3.2.3復位電路 主要產生一個持續(xù)的高電平電壓作為復位的脈沖 第 頁 16 西華大學課程設計說明書 說明書 3.2.4放大整形電路 放大整形電路由晶體管3DG100與74LS00等組成其中3DG100組成放大器將輸入 頻率為fx的周期信號如正弦信號、三角波等進行放大。與非門74LS00構成施密特觸發(fā) 器它對放大器的輸出信號進行整形使之成為矩形脈沖。 3.2.5擴展電路設計 擴展電路如下圖所示該電路可實現(xiàn)頻率量程的自動切換其工作原理是當被測 量信號頻率升高千位計數(shù)器已滿需要升量程時計數(shù)器的最高位產生進位脈沖Q3 送到由74LS92與兩

25、個D觸發(fā)器共同構成的進位脈沖采集電路。 進位脈沖采集電路的作用是使電路工作穩(wěn)定避免當千位計數(shù)器計到8或9時產 生小數(shù)點的跳動。第二個D觸發(fā)器用來控制情“0”即有進位位脈沖電路不清“0”而 無進位時則清“0”。 當被測頻率降低需要轉換到低量程時可用千位是否為0來判斷。在此利用千位譯 碼器74LS48的滅零輸出RBO當RBO端為零時輸出為零這時就需要降量程。因此 取其非作為地址計數(shù)器74LS90的清“0”脈沖為了能把高位多余的零熄滅只需把高 位的滅零輸入端RBI接地同時把高位的RBO與低位的RBI相連即可有此可見只有 當檢測到最高位為“0”并且在該1秒內沒有進位脈沖時地址計數(shù)器才清“0”復位 即轉

26、換到最低量程然后按升量程的原理自動換擋直至找到合適的量程。若將地址譯 碼器74LS138的輸出取非變成高電平以驅動顯示的小數(shù)點h則可顯示擴展的頻率范 第 頁 17 西華大學課程設計說明書 說明書 圍。 3.3特殊器件的介紹 本系統(tǒng)中主要使用了如下一些功能器件。下面就這些器件的功能特點、主要參數(shù)和使用 方法作相應說明。 第 頁 18 西華大學課程設計說明書 說明書 X器件介紹 器件的功能、引腳、參數(shù)、使用方法 表3-1 MC34063A的參數(shù)表樣式標題4,圖表標題 3.4 單元模塊之間的連接 第 頁 19 西華大 學課程設計說明書 說明書 4 軟件設計 4.1 設計原理及Quartus II介紹

27、 4.1.1 設計原理 本數(shù)字頻率計核心部分由EDA軟件Quartus II進行設計綜合仿真下載。 具體步驟如下 1用Verilog HDL設計出各個部分模塊并對各個模塊進行仿真測試。 2將Verilog語言程序綜合生成功能模塊圖根據(jù)要求連接好各個模塊并進行 綜合和總體仿真。 3 根據(jù)需求選擇相應的芯片對其進行引腳分配以便于將Verilog實現(xiàn)的數(shù)字頻 率計下載到相應的芯片上。 4.1.2 Quartus II介紹 1.Quartus II是Altera公司推出的CPLD/FPGA開發(fā)工具Quartus II提供了完全 集成且與電路結構無關的開發(fā)包環(huán)境具有數(shù)字邏輯設計的全部特性包括 1可利用原

28、理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述并將其保 存為設計實體文件 2 芯片電路平面布局連線編輯 3 LogicLock增量設計方法用戶可建立并優(yōu)化系統(tǒng)然后添加對原始系統(tǒng)的性能 影響較小或無影響的后續(xù)模塊 功能強大的邏輯綜合工具 4 完備的電路功能仿真與時序邏輯仿真工具定時/時序分析與關鍵路徑延時分 析可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析 5 支持軟件源文件的添加和創(chuàng)建并將它們鏈接起來生成編程文件使用組合編 譯方式可一次完成整體設計流程自動定位編譯錯誤高效的期間編程與驗證工具 6 可讀入標準的EDIF網表文件、VHDL網表文件和Verilo

29、g網表文件能生成第三 方EDA軟件使用的VHDL網表文件和Verilog網表文件。 第 頁 20 西華大學課程設計說明書 說明書 4.2 軟件設計結構圖 rt 圖4.1 數(shù)字頻率計Quartus 設計結構圖 4.3 設計流程框圖 Quartus 原理圖設計主要完成數(shù)字頻率計核心系統(tǒng)的原理圖設計和仿真測試。 圖4.2 數(shù)字頻率計Quartus 設計流程圖結構圖 Protel 99SE電路原理圖設計完成整個數(shù)字頻率計及外圍電路的原理圖設計 子模塊 Verilog設 計 子模塊 綜合仿真 模塊連接 形成系統(tǒng)原 理圖 整體綜合 仿真測試 配置芯片引 腳下載 第 頁 21 西華大學課程設計說明書 說明書

30、 圖4.3 數(shù)字頻率計系統(tǒng)Protel99SE設計流程圖 畫出芯片 原理圖 芯片選擇配 置 子電路圖 設計 連接芯片 和子電路 檢查錯誤 完成設計 第 頁 22 西華大學課程設計說明書 說明書 5系統(tǒng)調試 5.1 測頻控制信號發(fā)生器模塊仿真調試 調試內容利用quartus軟件進行波形仿真對此模塊輸入1HZ標準輸入信號。 重點觀察清零信號clr_cnt,鎖存信號load,計數(shù)使能信號TSTEN的輸出波形和對應時序 關系是否正確。 圖4 -2-1 測頻控制信號發(fā)生器仿真波形有毛刺 圖5.1 測頻控制信號發(fā)生器模塊仿真波形有毛刺 調試結果 可以看出清零信號由于競爭冒險出現(xiàn)了毛刺。由于剛好出現(xiàn)在鎖 存

31、信號的上升沿所以會嚴重影響鎖存信號的輸出后面進行全系統(tǒng)仿真時輸出就會變 成全零因為數(shù)據(jù)被先清零了。所以要設法去掉毛刺。我們用了加入一個觸發(fā)器的方法 成功消除了毛刺結果如下 圖5.2 測頻控制信號發(fā)生器模塊仿真波形毛刺消除 第 頁 23 西華大學課程設計說明書 說明書 5.2 24位鎖存器模塊仿真調試 調試內容 對此模塊輸入有效的鎖存信號LOAD上升沿并預置信號到24個輸 入引腳觀察輸出引腳的信號變化。 圖4 -2-2 24位鎖存器仿真波形 圖5.2 24位鎖存器模塊仿真波形圖 調試結果從仿真波形來看其輸出和輸入相對應實現(xiàn)了設計要求。 5.3 十進制計數(shù)模塊仿真調試 調試內容輸入時鐘變量CLK輸

32、入時鐘使能信號ENA輸入清零信號CLR觀察計 數(shù)器輸出和進位信號的變化 第 頁 24 西華大學課程設計說明書 說明書 圖5.3 十進制計數(shù)器模塊仿真波形圖 調試結果從仿真波形可以看出計數(shù)器輸出和進位位工作正常僅有些由于競爭冒 險出現(xiàn)的差錯不會影響其正常工作! 5.4 6位十進制計數(shù)器模塊仿真調試 調試內容本模塊是將6個十進制計數(shù)模塊級聯(lián)起來形成六位的十進制輸出。通過 加入使能信號和時鐘信號觀察其輸出. 圖5.4 6位十進制計數(shù)器仿真調試10進制 圖5.5 6位十進制計數(shù)器仿真調試2進制 調試結果由仿真波形可以看出計數(shù)器輸出正常。 4.2.5 總體仿真測試 把各個模塊連接起來進行綜合仿真測試。輸

33、入1000HZ的被測信號FSIN1HZ標準 輸入信號。觀察此頻率計的輸出 第 頁 25 西華大學課程設計說明書 說明書 圖5.5 數(shù)字頻率計仿真波形 調試結果從仿真波形可以看出頻率計測得的FSIN頻率確實是1000HZ因為經過 譯碼圖中48對應十進制1,126對應十進制0。所以48,126,126,126對應1000HZ 第 頁 26 西華大學課程設計說明書 說明書 6系統(tǒng)功能、指標參數(shù) 6.1系統(tǒng)功能 本頻率計的測量范圍是1-999999HZ測量信號為TTL電平可用六位七段顯示器顯 示被測量的頻率值若超過999999HZ則自動清零。測量的結果通過鎖存器、譯碼器最 后通過6位七段數(shù)碼管顯示被測

34、信號的頻率。 時基信號為實驗臺輸入的2HZ信號其中采用2M 晶振產生通過分頻信號產生2HZ 時基信號。采用直流穩(wěn)壓電源電路產生5V電壓對芯片供電被測信號采用555電路產 生通過調節(jié)滑動變阻器RP是其產生不同頻率的被測信號通過H-JTAG程序下載電路 將設計的程序下載到EPF10K10LC84-4芯片通過6位七段數(shù)碼管顯示所測量的結果。 6.2系統(tǒng)指標參數(shù)測試 說明對那些技術指標進行了測試測試的方法如何測試數(shù)據(jù)如何要求有測試參 數(shù)記錄表。 下圖是對本頻率計測量范圍的仿真FSIN為被測輸入信號其中輸入信號FSIN為 1HZ本頻率計測量的結果為1HZ48為七段數(shù)碼管顯示1126為七段數(shù)碼管顯示0 圖6.1 輸入為1HZ時數(shù)字頻率計輸出波形 下圖是對本頻率計測量范圍的仿真FSIN為被測輸入信號其中輸入信號FSIN為 999999HZ本頻率計測量的結果為999999HZ123為七段數(shù)碼管顯示9126為七段數(shù) 第 頁 27 西華大學課程設計說明書 說明書 碼管顯示0 圖6.2 輸入為999999HZ時數(shù)字頻率計輸出波形 由上面兩幅仿真圖可只看出本