基本單元電路chap4-3

1、CMOS組合邏輯門的設(shè)計. 12.2 2.2 有比邏輯有比邏輯概念概念有比邏輯試圖減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但有比邏輯試圖減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以它經(jīng)常以降低穩(wěn)定性降低穩(wěn)定性和和付出額外功耗付出額外功耗為代價為代價由一個實現(xiàn)邏輯功能的由一個實現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個簡單的負(fù)載器件組成下拉網(wǎng)絡(luò)和一個簡單的負(fù)載器件組成In1In2PDNIn3FVDD負(fù)載負(fù)載In1In2PDNIn3FVDDPMOS負(fù)載負(fù)載A.A.一般情況一般情況 B.B.偽偽NMOSNMOS有比邏輯有比邏輯VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1

2、In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a) resistive load(b) depletion load NMOS(c) pseudo-NMOSVT M2EnableVDDAdaptive LoadCMOS組合邏輯門的設(shè)計. 10如何建立一個更好的負(fù)載器件如何建立一個更好的負(fù)載器件改善負(fù)載（改善負(fù)載（2 2）：差分串聯(lián)電壓開關(guān)邏輯）：差分串聯(lián)電壓開關(guān)邏輯(DCVSL)(DCVSL)差分邏輯：每一個輸入輸出都具有互補的形式差分邏輯：每一個輸入輸出都具有互補的形式正反饋機制：在不需要負(fù)載器件時將其關(guān)斷正反饋

3、機制：在不需要負(fù)載器件時將其關(guān)斷In1In2PDN1Out In1 In2PDN2Out10 0onoffoff onon off on off 1CMOS組合邏輯門的設(shè)計. 11例例6.8 DCVSL6.8 DCVSL瞬態(tài)響應(yīng)瞬態(tài)響應(yīng)下圖是下圖是DCVSL的一個的一個AND/NAND門瞬態(tài)響應(yīng)的例子門瞬態(tài)響應(yīng)的例子00.20.40.60.81.0-0.50.51.52.5Time nsVoltagevA BA BA,BA,BOut=ABOut=ABBAABM1M2M3M4特點特點靜態(tài)邏輯：靜態(tài)邏輯：互補互補NMOS下拉管，交叉連接下拉管，交叉連接PMOS 上拉管上拉管負(fù)載負(fù)載：僅一個：僅一個

4、PMOS 管，具有偽管，具有偽NMOS 優(yōu)點優(yōu)點差分型：差分型：同時要求正反輸入，面積大，但在要求互補輸同時要求正反輸入，面積大，但在要求互補輸出或兩個下拉網(wǎng)絡(luò)能共享時比較有利出或兩個下拉網(wǎng)絡(luò)能共享時比較有利比通常的比通常的CMOS邏輯慢邏輯慢（因（因Latch 反饋作用有滯后現(xiàn)象，反饋作用有滯后現(xiàn)象，但在特定情況下很快，例如存儲器糾錯邏輯的但在特定情況下很快，例如存儲器糾錯邏輯的XOR 門）門）無靜態(tài)功耗無靜態(tài)功耗，但有較大的翻轉(zhuǎn)過渡（，但有較大的翻轉(zhuǎn)過渡（Cross-over）電流）電流CMOS組合邏輯門的設(shè)計. 12CMOS組合邏輯門的設(shè)計. 13OutOutBAABDCVSLDCVSL

5、的例子（共享邏輯）的例子（共享邏輯）BBCMOS組合邏輯門的設(shè)計. 14設(shè)計考慮：單端門與差分門設(shè)計考慮：單端門與差分門 差分門差分門 vs. vs. 單端門單端門優(yōu)點：優(yōu)點：使所需要的門的數(shù)目減少一半使所需要的門的數(shù)目減少一半避免了由于增加反相器引起的時差問題避免了由于增加反相器引起的時差問題缺點：缺點：使需要布置的導(dǎo)線數(shù)量加倍使需要布置的導(dǎo)線數(shù)量加倍動態(tài)功耗較高動態(tài)功耗較高CMOS組合邏輯門的設(shè)計. 152.3 2.3 傳輸管邏輯傳輸管邏輯傳輸管基本概念傳輸管基本概念通過允許原始輸入驅(qū)動?xùn)哦撕驮赐ㄟ^允許原始輸入驅(qū)動?xùn)哦撕驮?漏端來減少實現(xiàn)邏輯所需要的晶體漏端來減少實現(xiàn)邏輯所需要的晶體管數(shù)目

6、管數(shù)目傳輸管實現(xiàn)的傳輸管實現(xiàn)的AND門門屬于靜態(tài)門：屬于靜態(tài)門： 在所有情況下，電源和地之間都存在一條低阻抗的在所有情況下，電源和地之間都存在一條低阻抗的通路通路 N個晶體管代替?zhèn)€晶體管代替2N個個(減少了器件的數(shù)目減少了器件的數(shù)目) 沒有靜態(tài)功耗沒有靜態(tài)功耗 無比電路無比電路 雙向雙向 (vs. 單向單向)ABF0A0BFBBBA BA NMOS傳輸門傳輸高電平特性傳輸門傳輸高電平特性CLVcVoutVin源端(G)(D)(s)Hints: VD=VG, 器件始終器件始終處于飽和區(qū)處于飽和區(qū), 直到截止直到截止（類似于飽和負(fù)載的特性）（類似于飽和負(fù)載的特性）Vin=VDD,Vc=VDDN N

7、管導(dǎo)通，對輸出端的負(fù)載管導(dǎo)通，對輸出端的負(fù)載電容充電，輸出上升為高電容充電，輸出上升為高電平；電平；V VDSDS=V=Vinin-V-VoutoutV VGSGS=V=VDDDD-V-VoutoutV Vinin-V-Voutout V VDDDD-V-Voutout-V-VT T因此，因此，NMOSNMOS管處于飽和狀管處于飽和狀態(tài)；態(tài)；負(fù)載電容充電電流：負(fù)載電容充電電流：IDN=KN(VDD-VTN-Vout)2CLVcVoutVin負(fù)載電容充電電流：負(fù)載電容充電電流：IDN=KN(VDD-VTN-Vout)2當(dāng)當(dāng)V Voutout = V = VDDDD-V-VTNTN時，時，NMOS

8、NMOS管截止；管截止；傳輸高電平存在閾值損失；傳輸高電平存在閾值損失；減小減小N N管的閾值電壓，提高控制信管的閾值電壓，提高控制信號電壓，可以減少閾值損失；號電壓，可以減少閾值損失；NMOS傳輸門傳輸?shù)碗娖教匦詡鬏旈T傳輸?shù)碗娖教匦訡LVcVoutVin漏端(G)(s)(D)當(dāng)當(dāng)V VininVVDDDD-V-VT T時：時：V Vinin-V-VoutoutVVDDDD-V-Voutout-V-VT T, ,滿足滿足V VDSDSVVGSGS-V-VT T，即即V VininVVDDDD-V-VT T時時NMOSNMOS管處于管處于飽和飽和狀態(tài)，狀態(tài)，VDS=Vout-Vin=0時，時，電

9、流為電流為0，低電平，低電平無損失的傳送到輸無損失的傳送到輸出端。出端。當(dāng)當(dāng)V VininVout2=0=1=out2=0=通過通過M4M4的柵的柵- -源及柵源及柵- -漏電容耦合使漏電容耦合使Out1Out1作用：作用：Out2Out2不能降至不能降至0V0V；Out1Out1過多會導(dǎo)致求過多會導(dǎo)致求值錯誤；靜態(tài)值錯誤；靜態(tài)NANDNAND門門有少量靜態(tài)功耗有少量靜態(tài)功耗CMOS組合邏輯門的設(shè)計. 61回柵耦合的影響回柵耦合的影響電容耦合引起電容耦合引起Out1顯著降低，所以顯著降低，所以O(shè)ut2不能全程下降至不能全程下降至0VVoltageTime, nsCLKInOut1Out2CMO

10、S組合邏輯門的設(shè)計. 62時鐘饋通時鐘饋通它是由在預(yù)充電器件的時鐘輸入和動態(tài)輸出節(jié)點之間的電容耦合引起它是由在預(yù)充電器件的時鐘輸入和動態(tài)輸出節(jié)點之間的電容耦合引起的效應(yīng)的效應(yīng)Out和和CLK輸入之間的耦合電容由預(yù)充電器件的柵輸入之間的耦合電容由預(yù)充電器件的柵-漏電容組成漏電容組成快速上升和下降的時鐘邊沿會耦合到信號節(jié)點快速上升和下降的時鐘邊沿會耦合到信號節(jié)點Out上上CLCLKCLKBAOutMpMeVDDCMOS組合邏輯門的設(shè)計. 63時鐘饋通時鐘饋通對串?dāng)_的影響非常敏感，因為對串?dāng)_的影響非常敏感，因為輸出節(jié)點的較高阻抗和輸出節(jié)點的較高阻抗和電容耦合電容耦合CL1CLKCLKB=0A=0Ou

11、t1MpMeOut2CL2In動態(tài)動態(tài)NAND靜態(tài)靜態(tài)NAND=1=0M1M2M6M4M5VDDVDD過程：過程：CLK上升沿通上升沿通過過Mp的柵的柵-漏電容耦漏電容耦合使合使Out1所上升所上升（Vdd)作用：作用：Mp的漏的漏-襯底結(jié)正偏襯底結(jié)正偏=襯底電流襯底電流；誘發(fā)；誘發(fā)CMOSCMOS閂鎖閂鎖時鐘饋通時鐘饋通時鐘的上升沿和下降沿均會引發(fā)時鐘饋通效應(yīng)時鐘的上升沿和下降沿均會引發(fā)時鐘饋通效應(yīng)3.4 3.4 串聯(lián)動態(tài)門串聯(lián)動態(tài)門012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV預(yù)充電：，求值：在 之前的延時期內(nèi)，導(dǎo)通；直至截

12、止停止 ，但此時已損失了且無法恢復(fù)動態(tài)CMOS門的輸入若出現(xiàn)若出現(xiàn)10的翻轉(zhuǎn)的翻轉(zhuǎn)，就會導(dǎo)致預(yù)充電電荷的損失要避免這種損失，應(yīng)使動態(tài)CMOS門在求值時只出現(xiàn)01的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的方法是在預(yù)充電期間置所有的輸入為輸入為0在動態(tài)在動態(tài)CMOS單元之間加單元之間加1個反相器（多米諾單元）個反相器（多米諾單元）VtCLKInOut1Out2 VVTnCLKCLKOut1InMpMeMpMeCLKCLKOut2VDDVDD直接串聯(lián)動態(tài)門直接串聯(lián)動態(tài)門形成多級邏輯結(jié)構(gòu)的方法并不可行形成多級邏輯結(jié)構(gòu)的方法并不可行電荷損失導(dǎo)致噪聲容限降低并可能引起功能出錯電荷損失導(dǎo)致噪聲容限降低并可能引起功能

13、出錯01 1 1010CMOS組合邏輯門的設(shè)計. 66基本概念基本概念一個一個n型動態(tài)邏輯塊后面接一個靜態(tài)反相器構(gòu)成型動態(tài)邏輯塊后面接一個靜態(tài)反相器構(gòu)成多米諾邏輯多米諾邏輯In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp1 11 00 00 1VDDVDDCMOS組合邏輯門的設(shè)計. 67多米諾邏輯的名字來歷多米諾邏輯的名字來歷有如一條崩塌的多米諾骨牌線有如一條崩塌的多米諾骨牌線!多米諾多米諾CMOS的特點的特點只能實現(xiàn)非反相邏輯只能實現(xiàn)非反相邏輯可以達(dá)到非常高的速度：只存在上升沿的延時，而可以達(dá)到非常高的速度：只存在上升沿的延時，而tpH

14、L等于等于0In1CLKMpVDD10Out101In2CLKMpVDD10Out20110In3InnCLKMpVDD10Outn01圖圖6.65 6.65 取消求值晶體管時預(yù)充電的傳播效應(yīng)。該電路也存在靜態(tài)功耗取消求值晶體管時預(yù)充電的傳播效應(yīng)。該電路也存在靜態(tài)功耗較好的做法是總是采用求值器件較好的做法是總是采用求值器件CMOS組合邏輯門的設(shè)計. 68解決多米諾邏輯非反相的問題解決多米諾邏輯非反相的問題采用差分邏輯差分采用差分邏輯差分(雙軌雙軌)多米諾邏輯門多米諾邏輯門在原理上類似于在原理上類似于DCVSL結(jié)構(gòu)，但它采用一個預(yù)充電負(fù)載而不是結(jié)構(gòu)，但它采用一個預(yù)充電負(fù)載而不是一個靜態(tài)交叉耦合的

15、一個靜態(tài)交叉耦合的PMOS負(fù)載負(fù)載ABMeMpClkClkMf1ClkOut = ABMf2Mp1 01 0onoffOut = ABABVDDVDD說明：晶體管說明：晶體管Mf1和和Mf2的作用是在時鐘較長時間處于高電平時仍保持該電的作用是在時鐘較長時間處于高電平時仍保持該電路為靜態(tài)路為靜態(tài)(泄漏器泄漏器)；該電路不是有比電路；該電路不是有比電路CMOS組合邏輯門的設(shè)計. 69多米諾邏輯門的優(yōu)化多米諾邏輯門的優(yōu)化ACLKMpVDDCLKBCLKCDCLKMeO1=AB(C+D) =AO2O2=B(C+D)=BO3O3= (C+D)為了在求值期間加速電路，采用一個較小的為了在求值期間加速電路，

16、采用一個較小的NMOS器件和一個較大的器件和一個較大的PMOS器件來實現(xiàn)靜態(tài)反相器器件來實現(xiàn)靜態(tài)反相器一種減少面積的優(yōu)化方法是多輸出多米諾邏輯一種減少面積的優(yōu)化方法是多輸出多米諾邏輯某些輸出是其他輸出的子集某些輸出是其他輸出的子集CMOS組合邏輯門的設(shè)計. 70CLKCLKABCMpCLKCLKDEFMpCLKCLKGHMpMeMeMeO組合多米諾組合多米諾較大的上下堆疊的動態(tài)結(jié)構(gòu)由扇出較小的并行結(jié)構(gòu)及復(fù)合較大的上下堆疊的動態(tài)結(jié)構(gòu)由扇出較小的并行結(jié)構(gòu)及復(fù)合CMOS門所代替門所代替一個重要的考慮是與回柵耦合相關(guān)的問題一個重要的考慮是與回柵耦合相關(guān)的問題CMOS組合邏輯門的設(shè)計. 71np-CMO

17、Snp-CMOS1 11 00 00 1In1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMpOut2(to PDN)to otherN-blocksto otherP-blocksCLKCLK它使用兩種類型它使用兩種類型(n型樹和型樹和p型樹型樹)的動態(tài)邏輯，因而避免了在關(guān)鍵路徑的動態(tài)邏輯，因而避免了在關(guān)鍵路徑中由多米諾邏輯引入的額外靜態(tài)反相器中由多米諾邏輯引入的額外靜態(tài)反相器利用了利用了n型樹和型樹和p型樹邏輯門之間的對偶性來消除串級問題型樹邏輯門之間的對偶性來消除串級問題缺點：缺點：P型樹模塊比型樹模塊比n型樹模塊慢；門之間也存在與動態(tài)節(jié)點的連線型樹模塊慢；門之間

18、也存在與動態(tài)節(jié)點的連線CMOS組合邏輯門的設(shè)計. 724 4 設(shè)計綜述設(shè)計綜述6.4.1 6.4.1 如何選擇邏輯類型如何選擇邏輯類型是否易于設(shè)計，穩(wěn)定性是否易于設(shè)計，穩(wěn)定性(抗噪聲能力抗噪聲能力)，面積，速度或功耗，面積，速度或功耗當(dāng)前的趨勢是互補靜態(tài)當(dāng)前的趨勢是互補靜態(tài)CMOS的運用增多。這一傾向是由于在邏輯的運用增多。這一傾向是由于在邏輯設(shè)計層次上越來越多地運用了設(shè)計自動化工具，而且這些工具非常設(shè)計層次上越來越多地運用了設(shè)計自動化工具，而且這些工具非常重視提高穩(wěn)定性，更適合于按比例降低電壓重視提高穩(wěn)定性，更適合于按比例降低電壓邏輯類型邏輯類型晶體管數(shù)目晶體管數(shù)目易于實現(xiàn)？易于實現(xiàn)？有比？有比？ 延時延時功耗功耗Comp Static81N31CPL*12 + 22N43domino6 + 24N22 + clkDCVSL*103Y144-input NAND* 雙軌雙軌本章小結(jié)本章小結(jié) 傳輸管邏輯把一個邏輯門實現(xiàn)為一個簡單的傳輸管邏輯把一個邏輯門實現(xiàn)為一個簡單的開關(guān)網(wǎng)絡(luò)，這使某些邏輯功能的實現(xiàn)非常簡開關(guān)網(wǎng)絡(luò)，這使某些邏輯功能的實現(xiàn)非常簡單，但上拉時性