北郵電子院專業(yè)實驗報告

1、北友邳甯大盛電子工程學院ASIC專業(yè)實驗報告班級：姓名：學號：班內序號:第一部分語言級仿真LAB1：簡單的組合邏輯設計實驗目的掌握基本組合邏輯電路的實現(xiàn)方法。實驗原理本實驗中描述的是一個可綜合的二選一開關，它的功能是當sel=0時，給出out=a，否則給出結果out=b。在VerilogHDL中，描述組合邏輯時常使用assign結構。equal=(a=b)?1:0是一種在組合邏輯實現(xiàn)分支判斷時常用的格式。parameter定義的size參數(shù)決定位寬。測試模塊用于檢測模塊設計的是否正確，它給出模塊的輸入信號，觀察模塊的內部信號和輸出信號。源代碼modulescale_mux(out,sel,b,

2、a);parametersize=1;outputsize-1:0out;inputsize-1:0b,a;inputsel;assignout=(!sel)?a:(sel)?b:size1'bx;endmodule'definewidth8'timescale1ns/1nsmodulemux_test;reg'width:1a,b;wire'width:1out;regsel;scale_mux#('width)m1(.out(out),.sel(sel),.b(b),.a(a);initialbegin$monitor($stime,&quo

3、t;sel=%ba=%bb=%bout=%b",sel,a,b,out);$dumpvars(2,mux_test);sel=0;b='width1'b0;a='width1'b1;#5sel=0;b='width1'b1;a='width1'b0;#5sel=1;b='width1'b0;a='width1'b1;#5sel=1;b='width1'b1;a='width1'b0;#5$finish;endendmodule四、仿真結果與波形Aleit里/

4、we3rchTerminalH«?lplJk065Pl/amJ64/lib71ibvlrbim.su7ujJt/bynopsys/vcs-mxvH-2013.3G-5PlfaEJ84/lI口元ibcrrorinfkso/opl/synopsys/vcsmxvll2013*。5SPL/amdM/lib/li&snpsmalloc>so/opt/synopsy5/vcsn)x_vH2013.GESPl/amde4/lib/Ubvcsncw.co/opt/synopsys/ycsnxvHSPl/amrlfijJlib/llbtfC5i)cll.q(j/apt/*nGpqyqN

5、cfMvH-?G13.06-SP1/amdfiAfIb/llbucllnstlvp.so cs save reslore new.o -Idl/npt/synnpsys/vcs-mx_vH-2013h96-SPl/amd64/1ib/v-Ic-Im-Ipthread1(H/sinv up to dateChronologic VC5 simulator copyright 19912013Contains Synopsys proprietary irfornatioo.Compiler versionH-2&13.66 5P1 FU1I64;Runtime version H-201

6、3,96-SPl Full&4； 邛1 1941IB1 S $f1ntih cal 5finish at2015 5E1=O 5el=o $1=1 5P1-13=11111111 gGQGQOQGQ a=11111111 a=onr.nr.nr.nb=DOe00O0O b=llllllll b=Q0Q©Q；pd from Til*1 "textmiix.v", 1 simulation timeV C 5 Simulationout=llllllll 口 ut=8QgQ 郵郵 cut=00000099 out=nnmi ine 16.20Ft e d q

7、rTime:2。nsData st ructurE size : G.OMbCPUTime:0.290seconds;WedApr113:41：352015CPUtime:.690secondstocompile+.353secondsLueldb+.125seLondstuUnK+LZ43secondsinsimuLatiDnialigettyilabl£1LAB2：簡單時序邏輯電路的設計實驗目的掌握基本時序邏輯電路的實現(xiàn)。實驗原理在VerilogHDL中，相對于組合邏輯電路，時序邏輯電路也有規(guī)定的表述方式。在可綜合的VerilogHDL模型中，我們常使用always塊和(pose

8、dgeclk)或(negedgeclk)的結構來表述時序邏輯。在always塊中，被賦值的信號都必須定義為reg型，這是由時序邏輯電路的特點所決定的對于reg型數(shù)據(jù)，如果未對它進行賦值，仿真工具會認為它是不定態(tài)。為了正確地觀察到仿真結果，在可綜合的模塊中我們通常定義一個復位信號rst-，當它為低電平時對電路中的寄存器進行復位。源代碼'timescale1ns/100psmodulecounter(cnt,clk,data,rst_,load);output4:0cnt;input4:0data;inputclk;inputrst_;inputload;reg4:0cnt;always(

9、posedgeclkornegedgerst_)if(!rst_)#cnt<=0;elseif(load)cnt<=#3data;elsecnt<=#4cnt+1;endmodule'timescale1ns/1nsmodulecounter_test;wire4:0cnt;reg4:0data;regrst_;regload;regclk;counterc1(t(cnt),.clk(clk),.data(data),.rst_(rst_),.load(load);initialbeginclk=0;foreverbegin#10clk=1'b1;#10clk

10、=1'b0;endendinitialbegin$timeformat(-9,1,"ns",9);$monitor("time=%t,data=%h,clk=%b,rst_=%b,load=%b,cnt=%b",$stime,data,clk,rst_,load,cnt);$dumpvars(2,counter_test);endtaskexpect;input4:0expects;if(cnt!=expects)begin$display("Attime%tcntis%bandshouldbe%b",$time,cnt,ex

11、pects);$display("TESTFAILED");$finish;endendtaskinitialbegin(negedgeclk)rst_,load,data=7'b0_X_XXXXX;(negedgeclk)expect(5'h00);rst_,load,data=7'b1_1_11101;(negedgeclk)expect(5'h1D);rst_,load,data=7'b1_0_11101;repeat(5)(negedgeclk);expect(5'h02);rst_,load,data=7'b

12、1_1_11111;(negedgeclk)expect(5'h1F);rst_,load,data=7'b0_X_XXXXX;(negedgeclk)expect(5'h00);$display("TESTPASSED");$finish;endendmodule四、仿真結果與波形該電路中，rst-是同步還是異步清零端？在白aalways塊中reset沒有等時鐘，而是直接清零。所以是異步清零端。LAB3：簡單時序邏輯電路的設計實驗目的使用預定義的庫元件來設計八位寄存器。實驗原理八位寄存器中，每一位寄存器由一個二選一MU*口一個觸發(fā)器dffr組成，當

13、load=1,裝載數(shù)據(jù)；當load=0，寄存器保持。對于處理重復的電路，可用數(shù)組條用的方式，使電路描述清晰、簡潔。源代碼'timescale1ns/1nsmoduleclock(clk);regclk;outputclk;initialbeginclk=0;foreverbegin#10clk=1'b1;#10clk=1'b0;endendendmodulemux及dffr模塊調用代碼muxmux7(.out(n17),.sel(load),.b(data7),.a(out7);dffrdffr7(.q(out7),.d(n17),.clk(clk),.rst_(rst

14、_);muxmux6(.out(n16),.sel(load),.b(data6),.a(out6);dffrdffr6(.q(out6),.d(n16),.clk(clk),.rst_(rst_);muxmux5(.out(n15),.sel(load),.b(data5),.a(out5);dffrdffr5(.q(out5),.d(n15),.clk(clk),.rst_(rst_);muxmux4(.out(n14),.sel(load),.b(data4),.a(out4);dffrdffr4(.q(out4),.d(n14),.clk(clk),.rst_(rst_);muxmux

15、3(.out(n13),.sel(load),.b(data3),.a(out3);dffrdffr3(.q(out3),.d(n13),.clk(clk),.rst_(rst_);muxmux2(.out(n12),.sel(load),.b(data2),.a(out2);dffrdffr2(.q(out2),.d(n12),.clk(clk),.rst_(rst_);muxmux1(.out(n11),.sel(load),.b(data1),.a(out1);dffrdffr1(.q(out1),.d(n11),.clk(clk),.rst_(rst_);muxmux0(.out(n1

16、0),.sel(load),.b(data0),.a(out0);dffrdffr0(.q(out0),.d(n10),.clk(clk),.rst_(rst_);例化寄存器registerr1(.data(data),.out(out),.load(load),.clk(clk),.rst_(rst_);例化時鐘clockcl(.clk(clk)；添加檢測信號initialbegin$timeformat(-9,1,"ns",9);$monitor("time=%t,clk=%b,data=%h,load=%b,out=%h",$stime,clk,d

17、ata,load,out);$dumpvars(2,register_test);end四、仿真結果與波形Chronologic/C5simulatorcop/right1591*2013ContainsSynopsysproprietaryinformation.CumpilerverSlunH-2613.©0-SP1Full64;Ruilllmt!verilunH-2013.06-SP1Full64;由pr820:002015timc=G.Gnsfclk-0(dat3=G91load-0,time=LO.Gns,clK=L,data=G9Jload=9rout=0Gtime=20

18、.0ns,clK=O(data=G9Jload=O,out=0Gtime=3O.ensrclK=l(data=G0Tload=0fout=3Gtime=4G.Gns,clK=0,data=55Jload=lrout=0Gtlme=3©.©ns,l1K=L(cJdLa=55Tlodd=l,uut=55time=69.6ns,clK=0,data=aa3oad=l,out=55tims=70.0ns,clk=l(data=aaload=l,out=aatime=S&.Gnsfclk=O,data=ccfload=Otout=aatime=96.0ns,clK=l,dat

19、a=ccJload=0,out=aasfinishcalledfromfile"registertest.v",lire49.Sfinishatsimulationtime100.QnsVcsslmulAtonReprtTime:IGOnsCPUTime:O.260seconds;Datastructure.GMbWedApr82090:372015CPUtime:.128secondstocompile+.66Gsecondstoelab+.129secondstolinkHE-Ef,iJirrEl|亍二皿平切IIMR可|lw*di；-匹ii!"-BT-CitL

20、t*0ID叩LAB4：用always塊實現(xiàn)較復雜的組合邏輯電路實驗目的掌握用always實現(xiàn)組合邏輯電路的方法；了解assign與always兩種組合邏輯電路實現(xiàn)方法之間的區(qū)別。實驗原理僅使用assign結構來實現(xiàn)組合邏輯電路，在設計中會發(fā)現(xiàn)很多地方顯得冗長且效率低下。適當?shù)厥褂胊lways來設計組合邏輯，會更具實效。本實驗描述的是一個簡單的ALU指令譯碼電路的設計示例。它通過對指令的判斷，對輸入數(shù)據(jù)執(zhí)行相應的操作，包括加、減、或和傳數(shù)據(jù)，并且無論是指令作用的數(shù)據(jù)還是指令本身發(fā)生變化，結果都要做出及時的反應。示例中使用了電平敏感的always塊，電平敏感的觸發(fā)條件是指在后括號內電平列表的任何一

21、個電平發(fā)生變化就能觸發(fā)always塊的動作，并且運用了case結構來進行分支判斷。在always中適當運用default(在case結構中)和else(子ifelse結構中)，通?？梢跃C合為純組合邏輯，盡管被賦值的變量一定要定義為reg型。如果不使用default或else對缺省項進行說明，易產生意想不到的鎖存器。源代碼電路描述always(opcodeordataoraccum)beginif(accum=8'b00000000)#zero=1;else#zero=0;case(opcode)PASS0:#out=accum;PASS1:#out=accum;ADD:#out=dat

22、a+accum;AND:#out=data&accum;XOR:#out=dataAaccum;PASSD:#out=data;PASS6:#out=accum;PASS7:#out=accum;default:#out=8'bx;endcaseend仿真結果與波形29,OnsOO9OO060 4B.OnsO09OO060 oo.onsooeoeoei89.0nsG09000Glled.onseoeoeoio129.Ons0090O011 i4e.onseoeoeieo 160.0ns00000101isd.onseoeooiei2Q9.Ons0O9OO110229.Ons0O

23、9OOlllall9(3>tty2:lab4FipEditVipwSearchTprminalHelp1111111109000000000000031iiimneieieieieiBieieie11111111010101010191010101111111111GO11GO119O110O01O1O101009110011119111G1O0011001100001111009060110019101011111000010100101010101010000000001010101011190110000900000119011001111100001111111111111111

24、00090111111001100119011600TESTPASSED$finlshcalledfromfileHalu_test.v*/lino60.Sfinlshatsinulationtiire220.0nsVCSSimulationReportTime:220009psCPUTimo:G.190seconds；Datastructuresize:O.OMbWedApr820:07:472015CPUtime:.119secondstocompile.054secondstoelab+.119secondstolink+.242secondsinsimulation0119(atty2

25、Lab4$dve&211624all90tty2lab4SfLAB5:存儲器電路的設計實驗目的設計和測試存儲器電路。實驗原理本實驗中，設計一個模塊名為mem勺存儲器仿真模型，該存儲器具有雙線數(shù)據(jù)總線及異步處理功能。由于數(shù)據(jù)是雙向的，所以要注意，對memory的讀寫在時序上要錯開。源代碼自行添加的代碼assigndata=(read)?memoryaddr:8'hZ;always(posedgewrite)beginmemoryaddr<=data7:0;end四、仿真結果與波形FileEaltViewSearcnTerminalHep96.0nsieD31698.0115

26、100106lSB.8nal9QLie1G2.0nsl013O6IG&.dn«l&llOe108.0nsieill6HU.HnsllOtJEie112.BnsLlGaiaiii.ansiioioen&.ansiitJiiena.ansiiieoe12B.3nslll9Uizz.snsiiLieaTESTPASSED11111111B96109G1GQ0LGQ1SeeeioeiLB9B1B16BeOOLGIGl&BG1G11今eaoiGiiieuoiiuotfeeeneiB0O011S11eseniGBeaoiiiGioaoiiiiestinishcal

27、ledfromfile"memtest.v",line55.$finishatslinijLdtiofkllm&124.9r)sVCSSimulationReportTime: 1Z4 ns CPU Ti(re:0,2日。seconds；WedApr15IB:62:132315CPUtiire:.120secondstocompile+.053+.243secondsinsimulationall9«tty2labS*|structure?iz«:0.OMbsecondstoelab+.11Bsecondsto11力寫層Hsm竄aJue-THHT

28、1LWlI*d中叫Ie也F：外巾力Q*I3*H騏iIWb*加|彳-14電*力|仙帕卜I4對向Czmn；為:3m工二0mmTHmrocomooTomcomim-,TCIRJULlILLllUL'lJmfMiniLiniLTOlfl工mm1PLim11mm工mrocLAB6：設計時序邏輯時采用阻塞賦值與非阻塞賦值的區(qū)別實驗目的明確掌握阻塞賦值與非阻塞賦值的概念和區(qū)別；了解阻塞賦值的使用情況。實驗原理在always塊中，阻塞賦值可以理解為賦值語句是順序執(zhí)行的，而非阻塞賦值可以理解為并發(fā)執(zhí)行的。實際時序邏輯設計中，一般情況下非阻塞賦值語句被更多的使用，有時為了在同一周期實現(xiàn)相互關聯(lián)的操作，也使

29、用阻塞賦值語句。源代碼'timescale1ns/100psmoduleblocking(clk,a,b,c);output3:0b,c;input3:0a;inputclk;reg3:0b,c;always(posedgeclk)beginb=a;c=b;$display("Blocking:a=%d,b=%d,c=%d.",a,b,c);endendmoduletimescale1ns/100psmodulenon_blocking(clk,a,b,c);output3:0b,c;input3:0a;inputclk;reg3:0b,c;always(posed

30、geclk)beginb<=a;c<=b;$display("Non_blocking:a=%d,b=%d,c=%d",a,b,c);endendmodule'timescale1ns/100psmodulecompareTop;wire3:0b1,c1,b2,c2;reg3:0a;regclk;initialbeginclk=0;forever#50clk=clk;endinitial$dumpvars(2,compareTop);initialbegina=4'h3;$display("");# 100a=4'h7

31、;$display("");# 100a=4'hf;$display("");# 100a=4'ha;$display("");# 100a=4'h2;$display("");# 100$display("");$finish;endnon_blockingnonblocking(clk,a,b2,c2);blockingblocking(clk,a,b1,c1);endmodule仿真結果與波形FieEditViewSearchTerminalHelpNonblock

32、ing:a=3fb=x,c=xBlocking:a=3rb=3,c=3.Nonblocking:a=7,b=c=xBlocking:a=7fb=7,c=7.Non_blocking:a=15fb=7fc=3Blocking:a=15,b=15,c=15.Non_blocklng:a=10.b=15fc=7Blocking:a=10rb=10,c=10.Nonblocking:a=2fb=10,c=15Blocking:a=2,D=2,c=2.line 26.5060 Reportstructure size:seconds to elab O.ONb.120 seconds to linkSf

33、inlshcalledfromfile"coiipareTop.vSfinlshatsimulationtimeVCSSimulationTim。：59000GpsCPUTime:0.200seconds；DataWedApr1518:16:302015CPUtime;.110secondstocompile.0524-.247condtinsimulationall90tty2lab6S|LAB7：利用有限狀態(tài)機進行復雜時序邏輯的設計實驗目的掌握利用有限狀態(tài)機(FSM)實現(xiàn)復雜時序邏輯的方法。實驗原理CPU可控制器是CPU的控制核心，用于產生一系列的控制信號，啟動或停止某些部件。時

34、進行讀指令，何時進行RAMI/O端口的讀寫操作等，都由控制器來控制。源代碼補充代碼nexstate<=state+1'h01;case(state)1:beginsel=1;rd=0;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end2:beginsel=1;rd=1;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end3:beginsel=1;rd=1;ld_ir=1;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr

35、=0;end4:beginsel=1;rd=1;ld_ir=1;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end5:beginsel=0;rd=0;ld_ir=0;inc_pc=1;ld_pc=0;data_e=0;ld_ac=0;wr=0;if(opcode='HLT)halt=1;end6:beginsel=0;rd=alu_op;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end7:beginsel=0;rd=alu_op;ld_ir=0;halt=0;data_e=

36、!alu_op;ld_ac=0;wr=0;if(opcode='SKZ)inc_pc<=zero;if(opcode='JMP)ld_pc=1;end0:beginsel=0;rd=alu_op;ld_ir=0;halt=0;data_e=!alu_op;ld_ac=alu_op;inc_pc=(opcode='SKZ)&zero|(opcode='JMP);if(opcode='JMP)ld_pc=1;if(opcode='STO)wr=1;end2190.0ns2210.0ns90B2258,日ns9002270,0ns01&a

37、mp;2290.0ns0002310,0ns1002330.0ns1012350.0ns1012370.0ns0002399.0ns9002410.0ns002450.0115002479.0nsLG2499x9ns10Z5L8日nsL02530.0ns90255kons9G2570.0ns902590,日ns000TESTPASSEDsstopattime2599.900VeVeVe-£工rYnsA1UJr工1091ee6LIO1101Qee61161119eeiQlie1111卜Imn*|l町pCfliiN值叫mH|>ckSU二F33|mn>St.=t-1fplmM*

38、I和句>標I妙4IJM%rev.I.III.I.,1.1LIucllcalltest(2);runRUNNINGTHEADVANCEDDIAGOSTICTESTTHISTE5TSHOULDHALTWITHPC=18PCINSTROPDATAADR60LOA5bb000LAND37c0102XOR49b02035KZ12003&5ADD25口9566SKZ1260697JMP7e997t)gXOR49c0903ADD25aBbGTO6dd9b恥LDA5ba9cedadd25dedBeSKZ126Qe,10HLT39010IHALTEDATPC=10|03901ei»911

39、IGO1011191110G9001013011109101119111909ne:117uuin->jfQ卜jtiLf-""IHEjud_p<JS-irMJC噴.-iiLddad-d餐HS。，呈No.00000000No.00000000No.00000101No.00000001/1CTEMP:1temporaryvariable00000001/1Dtime:/1constant144-maxvalue00000110/1ELIMIT:/6constant1/1FAND1:/FFand仿真結果與波形XXHLT0XXGO00JMP7feGOleJMP7e3l

40、e03LDA5ba0304SKZ1200406LDA5bb060/SKZ1200708JMP7ea08OaSTO6deOaObLDA5ba0bOcSTO6deOcOdLDA5be0dOeSKZ120Oe10XOR49b1G11SKZ1201112JMP7f41214XOR49b1415SKZ1201517HLT00017HALTEDAT F)C =17-Mw-IhLI - I nnrnorit(24 1 rfieroncfZ4 I rnenoncIZJi I mornnr(2Z| rtian3nc(M| man)nc|20|I wtn)nc(l3| I EEF1 規(guī) I r<iew)n&

41、lt;p?) I roew)nrfl51 | meronrflS I wicr«3nie(14i I EQEncpJ) I ”ioEnqi2) -I rfiew)nc|ll)I r<ien)n<|lO| II rfirw)nr(q I mernnrp I meERK 眼I moEni：啊- I egecWI I EOEC端司 I rrerwjncfZl I mewncplucli%calltest(1);runRUNNINGTHEBASICDIAGOSTICIESTHISTESTSHOULDHALTWITHPC二PCINSTROPDATAADRucll%calltest(

42、3);runRUNNINGTHEFIBONACCICALCULATCTHISPROGRAMSHOULDCALCULATETFIBONACCINUMBER01123581321345589144HALTEDATPC=0C第二部分電路綜合1、 頭驗目的掌握邏輯綜合的概念和流程，熟悉采用DesignCompiler進行邏輯綜合的基本方法。2、 實驗內容采用SYNOPSYS司的綜合工具DesignCompiler對實驗7的做綜合。3、 源代碼與實驗指導書中相同。4、 門級電路仿真結果與波形22100US9223O.OM03150GMa2Z70.0吊59229Asn&e23100ns123360

43、Mi12350Gns1Z3i7QJ?H502390J>M。?4W。m-1«7430師H5Q>0011。10245亂。nsGBeB00e1ons1aaU白0ea1“s«mns181Q09.0125160n巧1810e99e12S3OFl巧GD0停D1i0P255»,dn£80由電&*0025700ns0a0U0a&10?5qo.0m9TESTPASSEDaanQ090IstopattIrieUCILquit259(1.0nsScope上ControltestFlle:controLVTime:CPUTime:；w&dJu

44、nId2dcFssps肌ise82111uIseconds；20ISit1onRsporDdtastructuretsize:t&EitLine:1ISCPUtimer.110second?tocowplle*.0Q35econri-5tc*int)片.2聃手Gondsininmlstiori26150527|$dvB&111929ft110tty226159527f|6.9Mb*sR4?econd5tolink1.思考題文件是verilog語言及的描述還是結構化的描述？是結構化的描述。文件中，對觸發(fā)器的延遲包括哪些信息？包括對邏輯單元和管腳的上升/下降時延的最大值、最小值和典

45、型值。2.第三部分版圖設計一、實驗目的Sysnopsys ICC工具進行版圖設計的方法。掌握版圖設計的基本概念和流程，熟悉采用二、實驗內容對電路綜合輸出的門級網表進行布局布線。三、源代碼與實驗指導書中相同。四、仿真結果與波形布局規(guī)劃后結果未產生corering和mesh前91Jtr<>irrr-K».“I】LMyvrtlArHrKim.2EEliM-k.ln|34arn«nlriEh3-h-gJivpiUaiCJtL,.i|wrltw|lUfazmnljiv叱生41¥他小£Higrlight-1,1ujk工口小一但，L<Kk手闔。單gi

46、igu|itriiiyllu巾nHu*ti副工里pq。i.J后。j1，-b-iIC5q(si-11-如Memi-Shape涮3MuPhHiARPaT7>a10qpmX>MfeAQrAre4-FinGudv-cornerllamPH.FRAMpNrM«|El3u3Jfl臚Ld-POa?FRZiMcomerirPCORHERFftAMCbdlobnlarf#«q-tmhIvIHU陰Clit£ML'riiPn，-ILapzlL年je零AnL4言ULE0<1£vsslleftPVSS1.FRAMvdollnghtgDLFRAMFiryE

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