Altera QuartusII 操作

1、Altera QuartusII 軟件操作指南 文本輸入設(shè)計是一種常用的數(shù)字系統(tǒng)設(shè)計方式，大型設(shè)計中一般都采用此種設(shè)計方法。此方法的特點是易于使用自頂向下的設(shè)計方法、易于模塊劃分和復(fù)用、移植性強、通用性好、設(shè)計不因芯片工藝和結(jié)構(gòu)的改變而變化、利于向 ASIC的移植。 文本輸入設(shè)計方法基本步驟包括設(shè)計輸入、項目編譯和仿真驗證。一、新建工程 雙擊QuartusII軟件啟動坐標，即可啟動QuartusII軟件，啟動界面如下：新建一個項目時，點擊file-new project wizard,出現(xiàn)以下一個對話框：點擊進入下一界面 在上頁的對話框中，第一行是需要你指定項目保存的路徑，支持含中文字符的路徑

2、，第二行是需要你為這個項目取一個名稱，第三行是需要你為這個項目的頂層實體取個名字，這三個設(shè)定好后，點擊“next”，出現(xiàn)下面一個界面： 在上頁的界面中，你可以添加已經(jīng)寫好的程序模塊，實現(xiàn)模塊共享，如果需要添加直接點 擊“Add”按 鈕就可以 了，如果不 需要直接點 擊 “next”， 出現(xiàn)這個 界面：選擇芯片點擊進入下一界面點擊完成點擊完成選擇選擇VHDL FILE點擊進入編輯界面輸入文輸入文本文件本文件保存文件保存文件,注意保存注意保存的文件名要和文本的文件名要和文本的實體名一致的實體名一致啟動編譯啟動編譯編譯成功編譯成功建立仿真文件建立仿真文件設(shè)置仿真設(shè)置仿真結(jié)束時間結(jié)束時間設(shè)置仿真結(jié)束時

3、間為設(shè)置仿真結(jié)束時間為100US 設(shè)置仿真時間區(qū)域，并進行波形文件存盤（選擇File中的Save as）在空白處雙擊在空白處雙擊鼠標左鍵鼠標左鍵選選擇擇”NODE FINDER”點擊點擊”LIST”選擇需要選擇需要的信號的信號 接下來分別對各輸入端口進行設(shè)置，完成之后，單擊保存文件按鈕進行保存。：在波形文件中添加注釋；：修改信號的波形值，把選定區(qū)域的波形更改成 原值的相反值；：放大，縮小波形；：全屏顯示波形文件；：在波形文件信號欄中查找信號名，可以快 捷地找到待觀察信號；：將信號欄中的名稱用另一個名稱代替；：為選定的信號賦予未初始化狀態(tài)；：為選定的信號賦予不定狀態(tài)；：為選定的信號賦予0值；：為

4、選定的信號賦予1值；：為選定的信號賦予高阻狀態(tài)；：為選定的信號賦予弱信號；：為選定的信號賦予低電平；：為選定的信號賦予高電平；：為選定的信號不進行賦值；：為選定的信號賦原值的相反值；：專門設(shè)置時鐘信號；：把選定的信號用一個時鐘信號或是周期性信號來 代替；：為總線信號賦值；：為選定的信號隨機賦值；保存好文件保存好文件,默認文件名默認文件名 單擊“assignments”菜單下的“settings”令，在彈出的“settings”對話框中進行設(shè)置。如上圖，單擊左側(cè)標題欄中的“simulator settings”選項后，在右側(cè)的“simulator mode”下拉菜單中選擇“functional”

5、選項即可，單擊“ok”按鈕后完成設(shè)置。 設(shè)置完成后需要生成功能仿真網(wǎng)絡(luò)表。單擊“processing”菜單下的“generate functional simulation netlist ”命令后自動創(chuàng)建功能仿真網(wǎng)絡(luò)表，如下圖所示，完成后彈出相應(yīng)的提示框，單擊“確定”按鈕即可。啟動仿真啟動仿真仿真結(jié)果仿真結(jié)果相關(guān)實驗相關(guān)實驗1-1. 應(yīng)用 QuartusII 完成基本組合電路設(shè)計 v(1) 實驗?zāi)康模菏煜uartus的VHDL文本設(shè)計流程全過程，學(xué)習(xí)簡單組合電路的設(shè)計和仿真。v(2) 實驗內(nèi)容：利用Quartus完成2選1多路選擇器的文本編輯輸入(mux21a.vhd)和仿真測試，給出仿真

6、波形。v(3)實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括實驗?zāi)康?、實驗步驟、程序設(shè)計、軟件編譯和仿真分析，給出仿真波形圖及其程序分析報告。 實驗實驗1.1 組合電路的設(shè)計組合電路的設(shè)計 ENTITY mux21a IS ENTITY mux21a IS PORT ( a, b, s: IN BIT; PORT ( a, b, s: IN BIT; y : OUT BIT ); y : OUT BIT );END ENTITY mux21a;END ENTITY mux21a;ARCHITECTURE one OF mux21a ISARCHITECTURE one OF mux21a IS

7、 BEGIN BEGIN PROCESS (a,b,s) PROCESS (a,b,s) BEGINBEGIN IF s = 0 THEN IF s = 0 THEN y = a ; ELSE y = a ; ELSE y = b ;y = b ;END IF;END IF; END PROCESS; END PROCESS;END ARCHITECTURE one END ARCHITECTURE one 1-2. 應(yīng)用 QuartusII完成基本時序電路的設(shè)計 v(1) 實驗?zāi)康模菏煜uartus的VHDL文本設(shè)計過程，學(xué)習(xí)簡單時序電路的設(shè)計和仿真。v(2) 實驗內(nèi)容：根據(jù)實驗的步驟和要

8、求，設(shè)計觸發(fā)器，給出程序設(shè)計、軟件編譯及其仿真分析的實驗過程。v (3)實驗報告：根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括實驗?zāi)康?、實驗步驟、程序設(shè)計、軟件編譯和仿真分析，給出仿真波形圖及其程序分析報告。實驗實驗1.2 觸發(fā)器設(shè)計觸發(fā)器設(shè)計 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC

9、 ; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q 0) ; -計數(shù)器異步復(fù)位計數(shù)器異步復(fù)位 ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上升沿檢測時鐘上升沿 IF EN = 1 THEN -檢測是否允許計數(shù)（同步使能）檢測是否允許計數(shù)（同步使能） IF CQI 0); -大于大于9，計數(shù)值清零，計數(shù)值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -計數(shù)大于計數(shù)大于9，輸出進位

10、信號，輸出進位信號 ELSE COUT = 0; END IF; CQ LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ; END CASE ; END PROCESS ; END ; 實驗實驗2.2 7段數(shù)碼顯示譯碼器設(shè)計段數(shù)碼顯示譯碼器設(shè)計 3. 數(shù)控分頻器的設(shè)計 v(1) 實驗?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計和分析方法。 v(2) 實驗原理：數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比，數(shù)控分頻器就是用計

11、數(shù)值可并行預(yù)置的加法計數(shù)器設(shè)計完成的，方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。 v(3) 分析：根據(jù)下圖的波形提示，分析所設(shè)計程序中的各語句功能、設(shè)計原理及邏輯功能，詳述進程P_REG和P_DIV的作用。v(4) 仿真：輸入不同的CLK頻率和預(yù)置值D，給出如上圖所示的時序波形。 v(5) 實驗報告：根據(jù)以上的要求，將實驗項目分析設(shè)計和仿真寫入實驗報告。 vLIBRARY IEEE;vUSE IEEE.STD_LOGIC_1164.ALL;vUSE IEEE.STD_LOGIC_UNSIGNED.ALL;vENTITY DVF ISv PORT ( CLK : IN STD_LOGIC;

12、v D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);v FOUT : OUT STD_LOGIC );vEND;vARCHITECTURE one OF DVF ISv SIGNAL FULL : STD_LOGIC;vBEGINv P_REG: PROCESS(CLK)v VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);v BEGIN v IF CLKEVENT AND CLK = 1 THENv IF CNT8 = 11111111 THEN v CNT8 := D; -當CNT8計數(shù)計滿時，輸入數(shù)據(jù)D被同步預(yù)置給計數(shù)器CN

13、T8 v FULL = 1; -同時使溢出標志信號FULL輸出為高電平 v ELSE CNT8 := CNT8 + 1; -否則繼續(xù)作加1計數(shù)v FULL = 0; -且輸出溢出標志信號FULL為低電平 v END IF;v END IF;v END PROCESS P_REG ;v P_DIV: PROCESS(FULL)v VARIABLE CNT2 : STD_LOGIC;v BEGINv IF FULLEVENT AND FULL = 1 THEN v CNT2 := NOT CNT2; -如果溢出標志信號FULL為高電平，D觸發(fā)器輸出取反v IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0;v END IF;v END IF;v END PROCESS P_DIV ;vEND; 4. 用原理圖輸入法設(shè)計八位全加器用原理圖輸入法設(shè)計八位全加器 v(1) 實驗?zāi)康模菏煜だ肣uartus II 的原理圖輸入方法設(shè)計簡單組合電路，掌握層次化設(shè)計的方法，并通過一個8位全加器的設(shè)計把握利用EDA軟件進行原理圖輸入方式的電子線路設(shè)計的詳細流程。 v(2) 實驗原理：一個8位全加