第二次實(shí)驗(yàn) 原理講解

1、第二次實(shí)驗(yàn) IP核集成SOC實(shí)驗(yàn)原理講解n 回顧：第一次實(shí)驗(yàn)回顧：第一次實(shí)驗(yàn)用IP核（函數(shù)庫(kù)）集成了一個(gè)SOC微型計(jì)算機(jī)。從實(shí)驗(yàn)二開(kāi)始，實(shí)驗(yàn)重點(diǎn)將集中在SOC系統(tǒng)的CPU設(shè)計(jì)上，將自主設(shè)計(jì)并實(shí)現(xiàn)CPU。問(wèn)題問(wèn)題1：CPU是一個(gè)非常負(fù)責(zé)的計(jì)算機(jī)系統(tǒng)，該如何去實(shí)現(xiàn)？n 實(shí)現(xiàn)方案設(shè)計(jì)：層次化的實(shí)現(xiàn)方法實(shí)現(xiàn)方案設(shè)計(jì)：層次化的實(shí)現(xiàn)方法將CPU逐步分解為各個(gè)簡(jiǎn)單的小模塊，先實(shí)現(xiàn)各小模塊功能，再對(duì)各小模塊進(jìn)行綜合，從而實(shí)現(xiàn)CPU。問(wèn)題問(wèn)題2：如何對(duì)CPU進(jìn)行分解？回顧：CPU的工作原理 d = fun(a, b); 4a:60 91 02 02 ldsr22, 0 x0202 4e:70 91 03 02

2、ldsr23, 0 x0203 52:80 91 00 02 ldsr24, 0 x0200 56:90 91 01 02 ldsr25, 0 x0201 5a:0e 94 38 00 call0 x70; 0 x70 5e:20 91 08 02 ldsr18, 0 x0208 62:33 27 eorr19, r19 64:27 fd sbrcr18, 7 66:30 95 comr19 68:28 0f addr18, r24 6a:39 1f adcr19, r25操作碼操作數(shù)據(jù)指令：操作碼指令：操作碼 + 數(shù)據(jù)數(shù)據(jù)11100001100001001110 1. 指令解析：LDI指令2

3、. 查看LDI指令的格式10003. 解析指令格式00010100偏移量為8(d=24)K值為0 x14LDI指令LDI R24, 0 x14CPU的功能：運(yùn)行指令機(jī)器碼的功能：運(yùn)行指令機(jī)器碼CPU系統(tǒng)結(jié)構(gòu)的初步劃分：系統(tǒng)結(jié)構(gòu)的初步劃分：可以將CPU分解為：“操作碼解析”以及“數(shù)據(jù)解析”兩大部分。 “操作碼解析”電路稱為“CPU控制器”部分 “數(shù)據(jù)解析”電路稱為“CPU數(shù)據(jù)通路”部分因此，CPU體系結(jié)構(gòu)可分為“控制器”與“數(shù)據(jù)通路”兩大部分。實(shí)驗(yàn)內(nèi)容結(jié)構(gòu)設(shè)計(jì)實(shí)驗(yàn)一：實(shí)驗(yàn)一：用IP核集成SOCIP核集成實(shí)現(xiàn)CPU控制器IP核集成實(shí)現(xiàn)CPU數(shù)據(jù)通路實(shí)驗(yàn)二實(shí)驗(yàn)二實(shí)驗(yàn)四：實(shí)驗(yàn)四：用Verilog編程實(shí)

4、現(xiàn)CPU數(shù)據(jù)通路實(shí)驗(yàn)三：實(shí)驗(yàn)三：用Verilog編程實(shí)現(xiàn)CPU控制器實(shí)驗(yàn)五：實(shí)驗(yàn)五：電路擴(kuò)展實(shí)驗(yàn)二、三、四：集中研究CPU對(duì)復(fù)雜系統(tǒng)進(jìn)行分解實(shí)驗(yàn)二介紹n 實(shí)驗(yàn)二內(nèi)容：實(shí)驗(yàn)二內(nèi)容：將CPU分解為控制器與數(shù)據(jù)通路兩部分，并采用IP核實(shí)現(xiàn)此兩部分。n 實(shí)驗(yàn)二內(nèi)容：實(shí)驗(yàn)二內(nèi)容：將CPU分解為控制器與數(shù)據(jù)通路兩部分，并采用IP核實(shí)現(xiàn)此兩部分。問(wèn)題問(wèn)題3：實(shí)現(xiàn)一個(gè)組件后，如何驗(yàn)證此組件是否正確？電路1（標(biāo)準(zhǔn)IP核實(shí)現(xiàn)）電路2（標(biāo)準(zhǔn)IP核實(shí)現(xiàn)）輸出結(jié)果1電路1（自主實(shí)現(xiàn)）電路2（標(biāo)準(zhǔn)IP核實(shí)現(xiàn)）輸出結(jié)果2輸入信號(hào)輸出結(jié)果比較對(duì)電路1的Verilog編程實(shí)現(xiàn)方法正確替換n 替換驗(yàn)證法：替換驗(yàn)證法：相同輸入信號(hào)，是否能產(chǎn)生相同輸出結(jié)果。若輸出結(jié)果相同，說(shuō)明電路1的自主實(shí)現(xiàn)方法正確。相同后續(xù)各實(shí)驗(yàn)工程上該如何操作？n 實(shí)驗(yàn)三內(nèi)容：實(shí)驗(yàn)三內(nèi)容：去掉控制器部分IP核，用Verilog語(yǔ)言編程實(shí)現(xiàn)CPU控制器部分。n 實(shí)驗(yàn)三內(nèi)容：實(shí)驗(yàn)三內(nèi)容：去掉控制器部分IP核，用Verilog語(yǔ)言編程實(shí)現(xiàn)CPU控制器部分。n 實(shí)驗(yàn)四內(nèi)容：實(shí)驗(yàn)四內(nèi)容：去掉數(shù)據(jù)通路部分