LED數(shù)字頻率計(jì)數(shù)器施工組織設(shè)計(jì)及對(duì)策

1、-PAGE . z.第1章 緒論CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷?，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。可編程器件的最大特點(diǎn)是可通過(guò)軟件編程對(duì)其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過(guò)程及設(shè)計(jì)概念，使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)。既定的系統(tǒng)功能，在設(shè)計(jì)過(guò)程中，可根據(jù)需要隨時(shí)改變?cè)骷牟窟壿嫻δ芎凸苣_的信號(hào)

2、方式，借助于大規(guī)模集成的CPLD和高效的設(shè)計(jì)軟件，用戶不僅可通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，減少了使用這種基于可編程芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)就是以計(jì)算機(jī)為工具，在EDA軟件平臺(tái)上，對(duì)以硬件語(yǔ)言VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作（文本選用的開發(fā)工具為Altera公司的MA*+PLUSII）。EDA的仿真測(cè)試技術(shù)只需要通過(guò)計(jì)算機(jī)就能

3、對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)中完成一系列準(zhǔn)確的測(cè)試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語(yǔ)言（如VHDL）來(lái)完成對(duì)系統(tǒng)硬件功能的描述。 VHDL語(yǔ)言（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）誕生于1982年，是由美國(guó)國(guó)防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述

4、語(yǔ)言，相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（Library-based）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)設(shè)計(jì)，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件上去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)?；贓DA技術(shù)的設(shè)計(jì)方法為自頂向下設(shè)計(jì)，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言，在系統(tǒng)的基本功能或行為級(jí)

5、上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)，然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為*一具體目標(biāo)芯片中（如CPLD芯片），使該芯片能夠?qū)崿F(xiàn)設(shè)計(jì)要求的功能，使電路系統(tǒng)體積大大減少，可靠性得到提高。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著可編程邏輯器件（CPLD）的廣泛應(yīng)用，以EDA工具為開發(fā)平臺(tái)，運(yùn)用VHDL語(yǔ)言，將使系統(tǒng)大大簡(jiǎn)化。提高整體的性能和可靠性。本文用VHDL在CPLD器件上實(shí)現(xiàn)一種數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼管顯示

6、被測(cè)信號(hào)的頻率，不僅能測(cè)量頻率，還可以測(cè)量其他多種物理量，具有體積小、可靠性高、功耗低的特點(diǎn)。第2章 方案論證與選擇2.1. 方案一：基于標(biāo)準(zhǔn)邏輯器件的頻率計(jì)設(shè)計(jì)基于標(biāo)準(zhǔn)邏輯器件傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)主要是基于標(biāo)準(zhǔn)邏輯器件，如TTL系列、CMOS系列、采用自底向上的方法構(gòu)成系統(tǒng)。這種試湊法”設(shè)計(jì)無(wú)固定套路可尋，主要憑借設(shè)計(jì)者的經(jīng)驗(yàn)，所設(shè)計(jì)的數(shù)字系統(tǒng)雖然不乏有構(gòu)思巧妙者，但往往需要用很多的標(biāo)準(zhǔn)器件。其缺點(diǎn)是：系統(tǒng)布線復(fù)雜，體積、功耗大，可靠性差，交流和修改不方便，設(shè)計(jì)周期長(zhǎng)。所以傳統(tǒng)的數(shù)字頻率計(jì)可以通過(guò)普通的硬件電路組合來(lái)實(shí)現(xiàn)，其開發(fā)過(guò)程、調(diào)試過(guò)程十分繁鎖，而且由于電子器件之間的互相干擾，影響頻率計(jì)

7、的精度，也由于其體積較大，已不適應(yīng)電子設(shè)計(jì)的發(fā)展要求。2.2. 方案二： 基于可編程邏輯器件的頻率計(jì)設(shè)計(jì)CPLD/FPGA是一種具有高集成度、良好的工作可靠性和穩(wěn)定性的可編程數(shù)字邏輯芯片，因此受到了世界圍電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。CPLD/FPGA由于采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。CPLD/FPGA有易于靈活運(yùn)用、高速、高可靠性以及可編程性強(qiáng)等特點(diǎn)?？捎行У赝黄苽鹘y(tǒng)的電子系統(tǒng)中由來(lái)已久的設(shè)計(jì)瓶頸，使這些系統(tǒng)的性能大幅度提高。此外，利用CPLD/FPGA進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)可大大縮短設(shè)計(jì)周期，大幅度減少設(shè)計(jì)費(fèi)用，降低設(shè)計(jì)風(fēng)險(xiǎn)。設(shè)計(jì)語(yǔ)

8、言（VHDL）的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用器件的硬件結(jié)構(gòu)無(wú)關(guān)，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的間里完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)。同時(shí)可方便快捷地對(duì)程序進(jìn)行修改，從而使系統(tǒng)升級(jí)容易，使產(chǎn)品快速上市，并易于滿足用戶的要求。 通過(guò)上述兩個(gè)方案的比較，本次設(shè)計(jì)方案采用方案二。第3章 CPLD簡(jiǎn)介3.1 CPLD器件結(jié)構(gòu)具有固定輸入和輸出數(shù)目的任何組合邏輯函數(shù)可以在可編程只讀存儲(chǔ)器（PROM）中，以輸出為輸入的查找表方式來(lái)實(shí)現(xiàn)，許多實(shí)現(xiàn)組合邏輯的結(jié)構(gòu)變型已從這一簡(jiǎn)單的概念引申出來(lái)。然后利用VLSI的密度產(chǎn)生更通用的，能實(shí)現(xiàn)PCB板上幾個(gè)簡(jiǎn)單PAL互連功能的器件，是PAL

9、/ PROM這類例的擴(kuò)展，稱為PAL構(gòu)造的PLD，也就是說(shuō)復(fù)雜可編程邏輯器件CPLD(ple* Programmable Logic Devices). CPLD的架構(gòu)方塊圖，如下圖所示圖3-1 CPLD的架構(gòu)方塊圖每一個(gè)邏輯方塊(Logic Block)的部示意圖，則如下圖所示圖3-2邏輯方塊部示意圖3.2典型CPLD器件簡(jiǎn)述 *ilin*的*C9500系列是采用創(chuàng)新FastFLASH工藝制造的CPLD，具有特殊的系統(tǒng)編程（ISP）的能力，系統(tǒng)編程/擦除的次數(shù)可以高達(dá)上萬(wàn)次，比其他CPLD的編程/擦除的次數(shù)高一至二個(gè)數(shù)量級(jí)，高的耐久程度使其可用于經(jīng)常要求現(xiàn)場(chǎng)更改和再配置的應(yīng)用場(chǎng)合。它的擴(kuò)展I

10、EEE_1149.1邊界（JTAG）指令集允許器件編程模式變更擴(kuò)展和實(shí)現(xiàn)系統(tǒng)的診斷。*C9500系列還提供整個(gè)產(chǎn)品壽命期間的支持措施和引腳鎖定能力。在大多數(shù)CPLD器件中，每個(gè)I/O引腳的宏單元通過(guò)一個(gè)I/O塊直接驅(qū)動(dòng)，當(dāng)設(shè)計(jì)要求引腳鎖定時(shí)，EDA軟件的適配器強(qiáng)迫邏輯影射到專門的宏單元來(lái)保持引腳不變。 *C9500*L和 *C9500*V器件為低電壓、低功耗的CPLD器件，使用*C9500*V器件可以比使用*C9500器件節(jié)省75%的功耗，而且成本也大大降低。低電壓不僅具有最佳的系統(tǒng)性能，同時(shí)確保靈活性與不通率，可以很方便的設(shè)計(jì)出工作頻率近200MHz的快速同步DRAM控制器以及與微處理器配合

11、更緊密的接口。第4章MA*PLUS軟件的介紹4.1 MA*PLUS的概述美國(guó)Altera公司的MA*PLUS開發(fā)工具是一種CAE軟件工具，全稱是全集成化可編程邏輯設(shè)計(jì)環(huán)境（Multiple Array Matri* and Programmable Logic User Systems）.該工具配備有編輯、編譯、仿真、中和、芯片編程等功能。具有兩種輸入手段：文本輸入（使用一種描述語(yǔ)言，如VHDL語(yǔ)言）和原理圖輸入。在使用中，可以把電路描述程序和設(shè)計(jì)的電路圖變成基本的邏輯單元寫入到可編程的芯片中（如FPGA，CPLD芯片等），最終成為ASIC芯片。也可以不用搭建硬件電路，把MA*PLUS作為邏輯

12、仿真工具，即可對(duì)設(shè)計(jì)進(jìn)行調(diào)試、驗(yàn)證。MA*PLUS開發(fā)工具目前在國(guó)使用很普遍，擁有完備的在線幫助，初學(xué)者可以很快學(xué)習(xí)掌握該工具的使用，完成高性能的設(shè)計(jì)。4.2 MA*PLUS的功能簡(jiǎn)介它是EDA設(shè)計(jì)中不可缺少的一種工具。它的主要功能如下：(1)MA*PLUS的設(shè)計(jì)輸入、處理與效驗(yàn)功能集合在一起提供了全集成化的一套可編輯開發(fā)工具，加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期；(2)MA*PLUS支持各種硬件描述語(yǔ)言的設(shè)計(jì)輸入，包括VHDL、VerilogHDL和Altera的AHDL;(3)MA*PLUS的編譯核心支持Altera的FLE*10K、FLE*8K、FLE*6000/A系列，MA*5000系列MA*9

13、000、MA*7000、FLASHlogic、MA*5000、Classic以及EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPM9320、EPM9320A、EPF8452A、EPF8282A等系列可編程邏輯器件；(4)MA*PLUS可與其他工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、效驗(yàn)工具。與CAE工具的接口符合EDIF200和209、參數(shù)化模塊庫(kù)（LPM）、VerilogHDL、VHDL及其標(biāo)準(zhǔn)工具。設(shè)計(jì)者可使用Altera或標(biāo)準(zhǔn)CAE設(shè)計(jì)輸入工具去建立邏輯設(shè)計(jì)，使用MA*PLUS編譯器對(duì)Altera器件設(shè)計(jì)進(jìn)行編譯，并使用Altera或其他CAE效驗(yàn)工具進(jìn)行器件或板級(jí)仿真。MA*P

14、LUS支持與Synopsys、Viewlogic、Mentor、Graphics、Cadence、E*emplar、DataI/O、Intergraph、Minc、OrCAD等公司提供的工具接口；(5)MA*PLUS通常用的設(shè)計(jì)方法有：通過(guò)MA*PLUS圖像編輯器，創(chuàng)建電路圖像設(shè)計(jì)（.gdf）；通過(guò)MA*PLUS的文本編輯器，使用語(yǔ)言，創(chuàng)建文本設(shè)計(jì)文件（.vhd）.還可以通過(guò)MA*PLUS波形編輯器，創(chuàng)建電路波形設(shè)計(jì)文件（.wdf）等。(6)MA*PLUS具有器件編程（Programming）和配置（Configuration）功能，讓使用者自己設(shè)計(jì)所用器件，具有在線幫助的功能，更加方便了使用

15、者。第5章 GW48-GK實(shí)驗(yàn)開發(fā)系統(tǒng)簡(jiǎn)介下載驗(yàn)證采用GW48-GK實(shí)驗(yàn)開發(fā)系統(tǒng)。該系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的。即可通過(guò)控制接口鍵SW9，使之改變連接方式以適應(yīng)不同的實(shí)驗(yàn)需要。因而，從物理結(jié)構(gòu)上看，實(shí)驗(yàn)板的電路結(jié)構(gòu)是固定的，但其部的信息流在主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化。這種多任務(wù)重配置”設(shè)計(jì)方案的目的有3個(gè)：1.適應(yīng)更多的實(shí)驗(yàn)與開發(fā)項(xiàng)目；2. 適應(yīng)更多的PLD公司的器件；3. 適應(yīng)更多的不同封裝的FPGA和CPLD器件。以下是對(duì)GW48系統(tǒng)主板功能塊的注釋。 （1） SW9 ：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12種不同的實(shí)驗(yàn)電路結(jié)構(gòu)。（2） B2：這是一塊插于主系統(tǒng)板上的目標(biāo)芯片適配座。對(duì)于不同的

16、目標(biāo)芯片可配不同的適配座?？捎玫哪繕?biāo)芯片包括目前世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬EDA器件 。（3)J3B/J3A：如果僅是作為教學(xué)實(shí)驗(yàn)之用，系統(tǒng)板上的目標(biāo)芯片適配座無(wú)須拔下，但如果要進(jìn)行應(yīng)用系統(tǒng)開發(fā)、產(chǎn)品開發(fā)、電子設(shè)計(jì)競(jìng)賽等開發(fā)實(shí)踐活動(dòng)，在系統(tǒng)板上完成初步仿真設(shè)計(jì)后，就有必要將連有目標(biāo)芯片的適配座拔下插在自己的應(yīng)用系統(tǒng)上（如GWDVP板）進(jìn)行調(diào)試測(cè)試。為了避免由于需要更新設(shè)計(jì)程序和編程下載而反復(fù)插拔目標(biāo)芯片適配座，GW48系統(tǒng)設(shè)置了一對(duì)在線編程下載接口座：J3A和J3B。此接口插座可適用于不同的FPGA/CPLD（注意，1、此接口僅適用

17、于5V工作電源的FPGA和CPLD；2、5V工作電源必須由被下載系統(tǒng)提供）的配置和編程下載。 對(duì)于低壓FPGA/CPLD，（如EP1K30/50/100、EPF10K30E等，都是2.5V器件），下載接口座必須是另一座：ByteBlasterMV。(4) 混合工作電壓使用：對(duì)于低壓FPGA/CPLD目標(biāo)器件，在GW48系統(tǒng)上的設(shè)計(jì)方法與使用方法完全與5V器件一致，只是要對(duì)主板的跳線作一選擇（見GW48系統(tǒng)主板）： JV2：跳線JV2對(duì)FPGA/CPLD芯核電壓2.5V或1.8V作選擇；SEL18：此跳線僅GW48-GK系統(tǒng)設(shè)有。跳線SEL18選擇AH18”（對(duì)于普通GW48-GK系統(tǒng)）；選擇B

18、H18”（對(duì)于ASIC實(shí)驗(yàn)系統(tǒng)GW48-GK/IC）。JVCC：跳線JVCC對(duì)芯片I/O電壓3.3V(VCCIO)或5V（VCC）作選擇，對(duì)5V器件，必須選5.0V”。例如，若系統(tǒng)上插的目標(biāo)器件是EP1K30/50/100或EPF10K30E/50E等，要求將主板上的跳線座JVCC”短路帽插向3.3V”一端；將跳線座JV2”短路帽插向+2.5V”一端（如果是5V器件，跳線應(yīng)插向5.0V”）。 （5）并行下載口 ：此接口通過(guò)下載線與微機(jī)的打印機(jī)口相連。來(lái)自PC機(jī)的下載控制信號(hào)和CPLD/FPGA的目標(biāo)碼將通過(guò)此口，完成對(duì)目標(biāo)芯片的編程下載。編程電路模塊能自動(dòng)識(shí)別不同的CPLD/FPGA芯片，并作

19、出相應(yīng)的下載適配操作。 （6）鍵1鍵8 ：為實(shí)驗(yàn)信號(hào)控制鍵，此8個(gè)鍵受多任務(wù)重配置”電路控制，它在每一電路圖中的功能及其與主系統(tǒng)的連接方式隨SW9的模式選擇而變。（7）鍵9鍵12 ;實(shí)驗(yàn)信號(hào)控制鍵，此4個(gè)鍵不受多任務(wù)重配置”電路控制。（8） 數(shù)碼管18/發(fā)光管D1D16 ：不受多任務(wù)重配置”電路控制。（9） 數(shù)碼管914/發(fā)光管D17D22 ：不受多任務(wù)重配置”電路控制。 （10）時(shí)鐘頻率選擇”P1A/JP1B/JP1C ：為時(shí)鐘頻率選擇模塊。通過(guò)短路帽的不同接插方式，使目標(biāo)芯片獲得不同的時(shí)鐘頻率信號(hào)。由于CLOCK0可選的頻率比較多，所以比較適合于目標(biāo)芯片對(duì)信號(hào)頻率或周期測(cè)量等設(shè)計(jì)項(xiàng)目的信號(hào)

20、輸入端。JP1B分三個(gè)頻率源組，即如系統(tǒng)板所示的高頻組”、中頻組”和低頻組”。它們分別對(duì)應(yīng)三組時(shí)鐘輸入端。例如，將三個(gè)短路帽分別插于JP1B座的2Hz、1024Hz和12MHz；而另三個(gè)短路帽分別插于JP1A座的CLOCK4、CLOCK7和CLOCK8，這時(shí)，輸向目標(biāo)芯片的三個(gè)引腳：CLOCK4、CLOCK7和CLOCK8分別獲得上述三個(gè)信號(hào)頻率。需要特別注意的是，每一組頻率源及其對(duì)應(yīng)時(shí)鐘輸入端，分別只能插一個(gè)短路帽。也就是說(shuō)，通過(guò)JP1A/B的組合頻率選擇，最多只能提供三個(gè)時(shí)鐘頻率。 （11）揚(yáng)聲器S1：目標(biāo)芯片的聲訊輸出，與目標(biāo)芯片的SPEAKER”端相接，即PIO50。通過(guò)此口可以進(jìn)行奏

21、樂或了解信號(hào)的頻率。 （12） PS/2接口：通過(guò)此接口，可以將PC機(jī)的鍵盤和/或鼠標(biāo)與GW48系統(tǒng)的目標(biāo)芯片相連，從而完成PS/2通信與控制方面的接口實(shí)驗(yàn)。 （13）VGA視頻接口：通過(guò)它可完成目標(biāo)芯片對(duì)VGA顯示器的控制。(14) 單片機(jī)接口器件：它與目標(biāo)板的連接方式也已標(biāo)于主系統(tǒng)板上。注意：平時(shí)不能插單片機(jī)，以防沖突。 （15） RS-232串行通訊接口：此接口電路是為單片機(jī)與PC機(jī)通訊準(zhǔn)備的，由此可以使PC機(jī)、單片機(jī)、FPGA/CPLD三者實(shí)現(xiàn)雙向通信。當(dāng)目標(biāo)板上FPGA/CPLD器件需要直接與PC機(jī)進(jìn)行串行通訊時(shí)，將標(biāo)有JMCU”處的兩個(gè)插座的短路帽同時(shí)向下插，以使單片機(jī)的P3.0和

22、P3.1分別與目標(biāo)芯片的PIO31和PIO30相接。即使RS232的通信接口直接與目標(biāo)器件FPGA的PIO30/PIO31相接。而當(dāng)需要使PC機(jī)的RS232串行接口與單片機(jī)的P3.0和P3.1口相接時(shí)，則應(yīng)將標(biāo)有JMCU”處的兩個(gè)插座的短路帽同時(shí)向上插（平時(shí)不用時(shí)也應(yīng)保持這個(gè)位置）。 （16）AOUT/JP2 D/A轉(zhuǎn)換 ：利用此電路模塊，可以完成FPGA/CPLD目標(biāo)芯片與D/A轉(zhuǎn)換器的接口實(shí)驗(yàn)或相應(yīng)的開發(fā)。D/A的模擬信號(hào)的輸出接口是AOUT”。主板左下角的JP2為轉(zhuǎn)換方式和輸出方式選擇跳線座。如系統(tǒng)板上所示：1) 當(dāng)短路帽插于D/A鎖存”處時(shí)，則D/A的信號(hào)WR將受PIO36信號(hào)的控制，

23、完成數(shù)據(jù)鎖存的輸入方式；2) 當(dāng)短路帽插于D/A直通”處時(shí)，則D/A的信號(hào)WR不受PIO36信號(hào)的控制，數(shù)據(jù)將直通輸入；3) 當(dāng)分別短路濾波0”與濾波1”時(shí)，D/A的模擬輸出將獲得不同程度的濾波效果 。另外須注意，進(jìn)行D/A接口實(shí)驗(yàn)時(shí)，需要打開右下角的+/-12伏工作電源，結(jié)束后關(guān)上此電源。 （17）ADC0809/AIN0/AIN1 ：外界模擬信號(hào)可以分別通過(guò)系統(tǒng)板左下側(cè)的兩個(gè)輸入端AIN0”和AIN1”進(jìn)入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標(biāo)芯片直接相連。通過(guò)適當(dāng)設(shè)計(jì)，目標(biāo)芯片可以完成對(duì)ADC0809工作方式的確定、輸入端口選擇、數(shù)據(jù)采集與處理等所有控制

24、工作,并可通過(guò)系統(tǒng)板提供的譯碼顯示電路，將測(cè)得的結(jié)果顯示出來(lái)。熟悉0809與目標(biāo)芯片的接口方式，同時(shí)了解了系統(tǒng)板上的接插方法以及有關(guān)0809工作時(shí)序和引腳信號(hào)功能等。注意：不用0809時(shí)，需將左下角JP2的A/D禁止”用短路帽短接，以避免與其他電路沖突。ADC0809 A/D轉(zhuǎn)換實(shí)驗(yàn)接插方法：1). 將插座JP2的A/D使能”短路、A/D禁止”開路，則 將ENABLE(9)與PIO35相接；若使A/D使能”開路、A/D禁止”短路，則使ENABLE(9)0，表示禁止0809工作，使它的所有輸出端為高阻態(tài)。2)若將插座JP2的轉(zhuǎn)換結(jié)束”短路，則使EOC(7)PIO36，由此可使目標(biāo)芯片對(duì)ADC08

25、09的轉(zhuǎn)換狀態(tài)進(jìn)行測(cè)控。 （18）VR1/AIN1 ：VR1電位器，通過(guò)它可以產(chǎn)生0V+5V 幅度可調(diào)的電壓。其輸入口是0809的IN1（與外接口AIN1相連，但當(dāng)AIN1插入外輸入插頭時(shí)，VR1將與IN1自動(dòng)斷開）。若利用VR1產(chǎn)生被測(cè)電壓，則需使0809的第25腳置高電平，即選擇IN1通道。 （19）AIN0的特殊用法 ：系統(tǒng)板上設(shè)置了一個(gè)比較器電路，主要以LM311組成。若與D/A電路相結(jié)合，可以將目標(biāo)器件設(shè)計(jì)成逐次比較型A/D變換器的控制器件。 （20）系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負(fù)責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時(shí)也與接口單片機(jī)AT89C2051的復(fù)位端相連。因此，可兼作單片機(jī)的復(fù)位鍵

26、。(21)跳線座JS5/JS6/JPS ：系統(tǒng)板硬件升級(jí)備用跳線插座，當(dāng)需要硬件升級(jí)時(shí)，有關(guān)商家會(huì)通知接插方式和使用方法，平時(shí)分別短接MON”、5-VENDORS”和SOF”。(22)跳線座SDIP ：短接DISPLAY”，則使主板上排的8個(gè)數(shù)碼管工作；若短接INHIBI”，關(guān)閉此8個(gè)數(shù)碼管，以便降低主板的干擾，這在提高D/A、A/D或VGA實(shí)驗(yàn)的質(zhì)量，有時(shí)是有效的。(23)跳線座SPS ：短接T_F”可以使用在系統(tǒng)頻率計(jì)。頻率輸入端在主板右側(cè)標(biāo)有頻率計(jì)”處。模式選擇為A”。短接PIO48”時(shí)，信號(hào)PIO48可用。(24)跳線座SLRAM ：接此為RAM/ROM使能跳線座。短接RAM_en”，

27、即RAM/ROM的片選使能，可以使用主板上的RAM/ROM；短接RAM_no”時(shí)，RAM/ROM關(guān)閉，平時(shí)應(yīng)該選擇此項(xiàng)。(25)跳線座SLA17 ：若RAM/ROM座上的芯片是28腳（向下對(duì)齊插芯片），則短路VCC”；若RAM/ROM座上的芯片是32腳，則短路A17”。(26)目標(biāo)芯片萬(wàn)能適配座CON1/2 ：在GW48-GK系統(tǒng)目標(biāo)板的下方有兩條100個(gè)插針插座，此適配座在原來(lái)的基礎(chǔ)（GW48-CK實(shí)驗(yàn)開發(fā)系統(tǒng)）上增加了20個(gè)插針，功能大為增強(qiáng)。GW48-GK實(shí)驗(yàn)開發(fā)系統(tǒng)如下圖示5-1 GW48-GK實(shí)驗(yàn)開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖第6章 數(shù)字頻率計(jì)的概述6.1 數(shù)字頻率計(jì)的基本組成數(shù)字頻率計(jì)的基本

28、測(cè)試功能有：測(cè)試頻率、測(cè)試周期、測(cè)試時(shí)間間隔、測(cè)試計(jì)數(shù)、測(cè)試頻率比、測(cè)試自較等。要完成諸多的測(cè)試功能，這就要求數(shù)字頻率計(jì)具有積木式的電路結(jié)構(gòu)，如圖61。圖61數(shù)字頻率計(jì)的基本組成在不同的測(cè)試功能下，即使是同一電路，電路的作用卻不同，如同積木那樣進(jìn)行組合。例如，閘門電路的兩個(gè)輸入端，一個(gè)端子是時(shí)基輸入，另一個(gè)端子是時(shí)標(biāo)輸入，利用時(shí)基開信號(hào)閘門，開門期間對(duì)時(shí)標(biāo)計(jì)數(shù)。但在不同的功能下，時(shí)基、時(shí)標(biāo)的意義不同。測(cè)頻時(shí)，用被測(cè)信號(hào)形成時(shí)標(biāo)，標(biāo)準(zhǔn)信號(hào)形成時(shí)基。如圖62所示。圖62測(cè)頻率的基本形式數(shù)字頻率計(jì)最基本的功能是在開閘門的期間累計(jì)脈沖個(gè)數(shù)。如果閘門信號(hào)是用高穩(wěn)定度的頻率源產(chǎn)生，將使測(cè)量精度大為提高，目

29、前已達(dá)到，是眾多物理量測(cè)量中精度最高的。所以希望許多物理量都能轉(zhuǎn)化為電信號(hào)，再用數(shù)字頻率計(jì)測(cè)量。例如，電壓量用A/D變換器轉(zhuǎn)換為閘門時(shí)間，用數(shù)字頻率計(jì)累計(jì)閘門期間的時(shí)鐘脈沖個(gè)數(shù)，就構(gòu)成了數(shù)字電壓表；力或重力用傳感器轉(zhuǎn)換為電信號(hào)機(jī)，用數(shù)字頻率計(jì)脊神經(jīng)，就構(gòu)成電子稱。電子計(jì)數(shù)已是一種成熟的測(cè)量方法，特別是可采用高度集成的器件，組裝，調(diào)試方便，價(jià)格低廉，是數(shù)字化測(cè)量的基礎(chǔ)。6.2 數(shù)字頻率計(jì)的分類按功能分，有通用計(jì)數(shù)器，時(shí)間計(jì)數(shù)器、特種計(jì)數(shù)器；按測(cè)頻的上限值分，有低速計(jì)數(shù)器，帶寬小于10MHz；中速計(jì)數(shù)器，帶寬10M100MHz；高速計(jì)數(shù)器，上限頻率大于100MHz；微波計(jì)數(shù)器，（180）GHz。6

30、.3 數(shù)字頻率計(jì)的計(jì)數(shù)指標(biāo) 1) 測(cè)試功能： 是指儀器所具有的測(cè)試項(xiàng)目，如測(cè)頻、測(cè)時(shí)間間隔等。2) 頻率圍： 被測(cè)信號(hào)的頻率寬度。3)輸入特性： 數(shù)字頻率計(jì)設(shè)置23個(gè)信號(hào)通道，在不同的測(cè)試功能下，被測(cè)信號(hào)進(jìn)入不同的通道。輸入特性指的是通道特性，包括：輸入靈敏度：使儀器正常工作的輸入電壓最小值。最大輸入電壓：儀器允許的最大輸入電壓的峰值。輸入阻抗：輸入電阻和電容的并聯(lián)值。100MHz以下的數(shù)字頻率計(jì)，典型值為1M/25pF，高頻時(shí)應(yīng)采用50的匹配阻抗，4) 測(cè)量的準(zhǔn)確度：用測(cè)量誤差表示。5) 石英晶體的頻率計(jì)穩(wěn)定度 ：一般優(yōu)于。6) 閘門時(shí)間和時(shí)標(biāo)：由標(biāo)準(zhǔn)頻率分頻或倍頻產(chǎn)生，供測(cè)量時(shí)選擇。7)

31、顯示方式：顯示的位數(shù)、顯示時(shí)間等。8) 輸出：輸出哪種標(biāo)準(zhǔn)信號(hào)，輸出信號(hào)的電平。編碼方式。6.4數(shù)字頻率計(jì)的基本工作原理鑒于數(shù)字頻率計(jì)積木式的電路結(jié)構(gòu)，閘門的兩個(gè)輸入端分別加時(shí)標(biāo)和時(shí)基，由功能開關(guān)切換。但在不同的測(cè)試功能下，時(shí)基和時(shí)標(biāo)所代表的意義不同，所組成的測(cè)試方案也各不相同。為實(shí)現(xiàn)以上方案，常需要一些單元電路。數(shù)字頻率計(jì)的原理框圖如圖63所示，圖6-3數(shù)字頻率計(jì)的原理框數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它不僅可以測(cè)量正弦波，方波，三角波和尖脈沖信號(hào)的頻率，而且還可以測(cè)量他們的周期。數(shù)字頻率計(jì)在測(cè)量其他物理量如轉(zhuǎn)速、振蕩頻率等方面獲得廣泛應(yīng)用所謂頻率，就是周期性信

32、號(hào)在單位時(shí)間（1s）里變化的次數(shù)。若在一定時(shí)間間隔T測(cè)得的這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)N，則其頻率可表示為f =N/T;因此，為測(cè)量周期信號(hào)的頻率，就必須解決計(jì)數(shù)和時(shí)間標(biāo)準(zhǔn)問題。即，頻率測(cè)量至少應(yīng)包括計(jì)數(shù)電路和時(shí)基電路兩部分，智能測(cè)量方案還必須有控制電路環(huán)節(jié)。圖6-2所示為數(shù)字頻率計(jì)的原理框圖。它主要由5個(gè)模塊組成：脈沖發(fā)生器電路、測(cè)頻控制信號(hào)發(fā)生器電路、計(jì)數(shù)器模塊電路、鎖存器和譯碼驅(qū)動(dòng)電路。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供標(biāo)準(zhǔn)的輸入信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生計(jì)數(shù)信號(hào)。測(cè)量信號(hào)時(shí)，將被測(cè)信號(hào)通過(guò)信號(hào)整形電路，產(chǎn)生同頻率的矩形波。送入計(jì)數(shù)模塊。計(jì)數(shù)模塊將對(duì)輸入的矩形波進(jìn)行計(jì)

33、數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。6.5 數(shù)字頻率計(jì)技術(shù)指標(biāo)及誤差分析1 ) 頻率準(zhǔn)確度：一般用相對(duì)誤差表示，為量化誤差（即1個(gè)字誤差），是數(shù)字頻率計(jì)所特有的誤差。當(dāng)閘門時(shí)間T選定后，越低，量化誤差越大；為閘門相對(duì)誤差，主要由時(shí)基電路標(biāo)準(zhǔn)頻率的準(zhǔn)確度決定，。2 ) 頻率測(cè)量圍：在輸入電壓符合規(guī)定要求值時(shí)，就能夠正常進(jìn)行測(cè)量的頻率區(qū)間稱為頻率測(cè)量圍，頻率測(cè)量圍主要放大整形電路的頻率響應(yīng)決定。 3 ) 測(cè)量頻率為；測(cè)量頻率的相對(duì)誤差：式中，由計(jì)數(shù)引起，與

34、，N成反比；由閘門信號(hào)寬度不準(zhǔn)引起的，主要取決于適應(yīng)晶體振蕩器頻率的穩(wěn)定度。通常，石英晶體的穩(wěn)定度比較高。因此，選擇閘門時(shí)間T可改變量程和測(cè)量誤差。第7章 數(shù)字頻率計(jì)的設(shè)計(jì)7.1 數(shù)字頻率計(jì)功能模塊設(shè)計(jì) 此數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊、防抖電路模塊、計(jì)數(shù)模塊、鎖存器模塊和顯示模塊等幾個(gè)單元。(1) 分頻模塊 分頻模塊對(duì)系統(tǒng)輸入的時(shí)鐘進(jìn)行分頻操作，獲得一個(gè)200Hz的片選信號(hào)、25Hz防抖動(dòng)電路周期信號(hào)，以及5Hz閘門信號(hào)。.(2) 計(jì)數(shù)模塊 計(jì)數(shù)模塊在閘門時(shí)間對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，并根據(jù)被測(cè)輸入信號(hào)的頻率圍自動(dòng)切換量程，控制小數(shù)點(diǎn)顯示位置。.(3) 鎖存器模塊 數(shù)字鎖存在固定時(shí)間基準(zhǔn)的周期，即當(dāng)0

35、.1S閘門計(jì)數(shù)時(shí)間結(jié)束，閘門下降沿到來(lái)時(shí)，鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出。(4) 顯示模塊顯示模塊則在七段數(shù)碼管片選信號(hào)控制下，將鎖存器保存的BCD碼數(shù)據(jù)動(dòng)態(tài)掃描、譯碼，以十進(jìn)制形式顯示。(5)設(shè)計(jì)總體框圖圖7-1 數(shù)字頻率計(jì)總體框圖7.2 設(shè)計(jì)實(shí)現(xiàn)采用VHDL語(yǔ)言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。在頂層對(duì)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。根據(jù)頻率計(jì)的系統(tǒng)原理框圖，運(yùn)用自頂向下的設(shè)計(jì)思想，設(shè)計(jì)的系統(tǒng)頂層電路圖見附二。各功能模塊采用VHDL語(yǔ)言來(lái)描述(2)頻率計(jì)設(shè)計(jì)流程圖

36、根據(jù)設(shè)計(jì)要求確定初步方案，確定其設(shè)計(jì)的流程圖如圖7-3。圖7-3數(shù)字頻率計(jì)設(shè)計(jì)的流程圖流程：接通電源，通過(guò)分頻模塊產(chǎn)生一個(gè)200Hz的片選信號(hào)、25Hz防抖動(dòng)電路周期信號(hào)，以及5Hz閘門信號(hào)。在閘門時(shí)間對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)頻率小于10KHZ， 0.1S閘門計(jì)數(shù)時(shí)間結(jié)束，閘門下降沿到來(lái)時(shí)，鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出在數(shù)碼管上顯示0000。當(dāng)頻率在10KHZ到100KHZ之間，0.1S閘門計(jì)數(shù)時(shí)間結(jié)束，閘門下降沿到來(lái)時(shí)，鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出在數(shù)碼管上顯示相應(yīng)數(shù)值小數(shù)點(diǎn)后顯示兩位。若頻率在100KHZ到1000KHZ之間，0.1S閘門計(jì)數(shù)時(shí)間結(jié)束，閘門下降沿到來(lái)時(shí)，鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出

37、在數(shù)碼管上顯示相應(yīng)數(shù)值，小數(shù)點(diǎn)后顯示一位。當(dāng)頻率大于1000KHZ小于9999KHZ，0.1S閘門計(jì)數(shù)時(shí)間結(jié)束，閘門下降沿到來(lái)時(shí)，鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出在數(shù)碼管上顯示相應(yīng)數(shù)值。若頻率大于9999KHZ，則此時(shí)數(shù)碼管上顯示HHHH。7.4 下面分別介紹各模塊基于VHDL的設(shè)計(jì)方法1）分頻模塊示意圖（Symbol），如圖6-4所示(1)設(shè)計(jì)實(shí)體（Entity）:計(jì)數(shù)模塊取名dividefre4; （2）端口定義（Port）:各輸入輸出引腳定義如下：cp_20m:時(shí)鐘信號(hào)輸入端cp1:片選信號(hào)輸出端cp2:防抖動(dòng)電路周期信號(hào)輸出端 cp3:閘門信號(hào)輸出端7-4-分頻模塊示意圖（3）程序見附一（4

38、）仿真效果為下圖7-5所示圖7-5-分頻模塊防真圖形2）鎖存器模塊示意圖(1)設(shè)計(jì)實(shí)體（Entity）:計(jì)數(shù)模塊取名frelatch;(2)端口定義（Port）:各輸入輸出引腳定義如下;Reset:復(fù)位信號(hào)輸入端Cp3:閘門信號(hào)輸入端Overflow,low,play0,play1,play2,play3,decimal:各項(xiàng)輸入Overlatch,lowlatch,p0latch,p1latch,p2latch,p3latch,delatch:各項(xiàng)輸出端圖7-6鎖存器模塊的示意圖（3）程序見附一（4）仿真圖形如圖7-7所示圖7-7-鎖存模塊仿真圖3） 計(jì)數(shù)模塊示意圖 圖7-8計(jì)數(shù)模塊示意圖設(shè)

39、計(jì)實(shí)體取名為fretest端口定義：輸入端口為：enable、cp3 、reset:、input 輸出端口為：verflower、low、 play0,play1,play2,play3、decimal（3）程序見附一（4）仿真圖形如圖所示圖7-9計(jì)數(shù)模塊仿真圖4） 顯示模塊示意圖圖7-10顯示模塊示意圖show=1111110;elsif(overflow=1)then show=0110111;設(shè)計(jì)模塊取名為display端口設(shè)計(jì)：cp1,low,overflow,po,p1,p2,p3為輸入端口 Show,sel為輸出端口（3） 程序見附一（4）仿真圖形如下圖圖7-11顯示模塊仿真圖5）

40、防抖動(dòng)模塊設(shè)計(jì) 圖7-12防抖動(dòng)模塊(1)設(shè)計(jì)實(shí)體:計(jì)數(shù)模塊取名debounce （2）端口定義:各輸入輸出引腳定義如下key,cp為輸入，imp為輸出（3）程序見附一7.5 頂層文件的編寫在以上五個(gè)器件正確設(shè)計(jì)的基礎(chǔ)上，在按設(shè)計(jì)原理圖的要求將這五種器件連接一起，形成頂層文件。常用的方法是將頂層文件編寫電路圖的形式，進(jìn)行綜合仿真。這種方法雖然較簡(jiǎn)單，但缺點(diǎn)是有可能使電路系統(tǒng)在工作中出現(xiàn)毛刺，從而降低系統(tǒng)的可靠性。因此，在我們?cè)O(shè)計(jì)中最突出的地方是不用電路圖的形式編寫頂層文件，而是用文本形式來(lái)編寫，即用VHDL語(yǔ)言來(lái)描述芯片的連接，避免了系統(tǒng)在工作中出現(xiàn)毛刺現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。

41、（程序見附一）7.6程序說(shuō)明（1）此程序由一個(gè)上層模塊將5個(gè)下層模塊連接在一起而組成，5個(gè)下層模塊分別是分頻模塊、防抖動(dòng)模塊、計(jì)數(shù)模塊、鎖存器模塊和顯示模塊。（2）此程序?qū)r(shí)鐘分到5Hz，形成一個(gè)固定的0.2s的閘門時(shí)間，被測(cè)信號(hào)通過(guò)0.1s的閘門進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，而在0.1s的低電平不計(jì)數(shù)，將計(jì)數(shù)器清零，以便下一次計(jì)數(shù)。( 3 ) 為滿足題意，被測(cè)信號(hào)為幾十千赫茲時(shí)，顯示#。#kHz； 被測(cè)信號(hào)為幾百千赫茲時(shí)，顯示#.#kHz； 被測(cè)信號(hào)為幾千千赫茲時(shí)，顯示#kHz；( 4 ) 采用時(shí)分復(fù)用的方法控制4個(gè)數(shù)碼管的顯示。7.7系統(tǒng)仿真數(shù)字頻率計(jì)系統(tǒng)芯片圖圖7-13系統(tǒng)芯片圖數(shù)字頻率計(jì)系統(tǒng)仿真

42、圖如下圖所示圖7-14數(shù)字頻率計(jì)仿真波形圖7.8 下載驗(yàn)證鎖定引腳時(shí)，cp_20m接clk1;input為待測(cè)信號(hào)，可接clk2;測(cè)試外部引入的TTL波形頻率；show接4個(gè)數(shù)碼管。綜合適配后將配置數(shù)據(jù)下載入EDA實(shí)驗(yàn)平臺(tái)CPLD中。開啟電源后，頻率計(jì)即可正常運(yùn)行。其硬件結(jié)構(gòu)圖如下：圖7-14數(shù)字頻率計(jì)硬件系統(tǒng)示意圖結(jié)束語(yǔ)頻率計(jì)是數(shù)字電路中的典型器件，其實(shí)現(xiàn)的方法，選用的器件也是多種多樣的。本次雖然也是頻率計(jì)的設(shè)計(jì)，單采用了ISP技術(shù)。用CPLD來(lái)實(shí)現(xiàn)，是對(duì)典型電路的一個(gè)新型設(shè)計(jì)方法的嘗試。這個(gè)設(shè)計(jì)過(guò)程無(wú)不體現(xiàn)：正是由于ISP技術(shù)的優(yōu)越性，使整個(gè)系統(tǒng)從最初方案的設(shè)計(jì)到編寫程序。從仿真調(diào)試到下載

43、試驗(yàn)，都顯得相當(dāng)快捷和方便。采用ISP技術(shù)有簡(jiǎn)化生產(chǎn)流程且無(wú)引腳損傷，實(shí)現(xiàn)多功能硬件，為進(jìn)行測(cè)試而重構(gòu)邏輯等優(yōu)點(diǎn)。另外，正是因ISP技術(shù)使硬件設(shè)計(jì)軟件化”了，對(duì)系統(tǒng)的維護(hù)和現(xiàn)場(chǎng)開發(fā)只是憑借一磁盤就能實(shí)現(xiàn)，而這在常規(guī)邏輯技術(shù)下幾乎是不可能的。隨著網(wǎng)絡(luò)技術(shù)的日益完善。通過(guò)網(wǎng)絡(luò)來(lái)對(duì)遠(yuǎn)隔萬(wàn)里的用戶系統(tǒng)進(jìn)行軟件版本升級(jí)換代，將給廠家與用戶帶來(lái)更多方便。本文所介紹的數(shù)字頻率計(jì)是一個(gè)簡(jiǎn)易頻率計(jì)，只能測(cè)量10K9.9MHz之間的頻率，并且對(duì)于低頻和高頻具有不同測(cè)量精度。這樣的頻率計(jì)是不能用于實(shí)際頻率測(cè)量的。但是在這里只是為了介紹自頂向下的設(shè)計(jì)方法。我們從數(shù)字頻率計(jì)的層次圖可以看出，不同模塊有不同的層次級(jí)別，模

44、塊越復(fù)雜，層次越多。在不同模塊之間是相互獨(dú)自的，但底層模塊的修改不會(huì)影響其他模塊的工作，采用這種設(shè)計(jì)方法的設(shè)計(jì)結(jié)構(gòu)清晰、層次清楚，便于對(duì)設(shè)計(jì)進(jìn)行修改。在這次畢業(yè)論文設(shè)計(jì)中，我不僅是在知識(shí)得到很多收獲，更多是在精神上得到很多啟示。從得到論文題目，到查閱資料，最后到書寫論文，其中每一步都有很多感受，使我明白做學(xué)問不容易，需要智慧，需要勇氣，還需要毅力。我將把這種精神用在今后的學(xué)習(xí)、工作中，一定會(huì)在將來(lái)的事業(yè)中取得滿意的成績(jī)。由于水平、時(shí)間的因素，論文中難免還存在一些缺點(diǎn)和錯(cuò)誤，殷切希望老師、同學(xué)批評(píng)指正。致 本論文是在王老師直接指導(dǎo)下完成的，在論文的選題及其寫作思路上王老師多次給予我指導(dǎo)。當(dāng)完成了

45、這篇論文的初稿之后，在這驕陽(yáng)似火的六月，王老師不顧炎熱，在百忙中擠出時(shí)間，仔細(xì)地閱讀了論文初稿，給出了許多珍貴的修改意見。在本次畢業(yè)論文的編寫過(guò)程中，能得到王老師的指導(dǎo)使我感到非常的榮幸，王老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)作風(fēng)、高尚的學(xué)術(shù)品質(zhì)、熱情的待人態(tài)度給我留下了深刻的影響，在完成論文之際，在此向王老師表示衷心的致。另外、在論文編寫期間，同學(xué)給予我大力幫助在此向他們表示深切的意。最后，要感本文所參考的文獻(xiàn)的作者和相關(guān)，還要感在我寫論文過(guò)程中提供無(wú)私幫助的人們。參考文獻(xiàn)1 剛 龍海燕.現(xiàn)代電子技術(shù)VHDL與數(shù)字系統(tǒng)設(shè)計(jì)M.：電子工業(yè)，20042顧斌 明忠，志鵬，馬才根.數(shù)字電路EDA設(shè)計(jì).M.電子科技大學(xué)20

46、043王道憲CPLD/FPGA可編程器件應(yīng)用與開發(fā)M.：國(guó)防工業(yè)，20034煌 黃為.基于VHDL語(yǔ)言設(shè)計(jì)頻率計(jì)J.：現(xiàn)代電子技術(shù)，2003，145武衛(wèi)華 德宏.基于EDA技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn)J.電測(cè)與儀表，2004，46盧毅等 VHDL與數(shù)字電路設(shè)計(jì)M.：科學(xué)院，20017松 VHDL實(shí)用教程M.：電子科技大學(xué)，20008徐志軍 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用M.：電子科技大學(xué)，20009候伯華 數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)M.電子科技大學(xué)，200010亦華等數(shù)字電路EDA入門VHDL程序?qū)嵗疢.郵電大學(xué)，200311剛 雷.數(shù)字電子技術(shù)基礎(chǔ)教程M.：科技，200112徐志軍等CPLD/FPGA

47、的開發(fā)與應(yīng)用M.：電子工業(yè)，200213黃天戌等用FPGA設(shè)計(jì)數(shù)字頻率計(jì)J.工業(yè)儀表與自動(dòng)化裝置，2005，114高鵬等基于CPLD的可編程數(shù)字頻率計(jì)的設(shè)計(jì)J.電子世界2001，415明基于復(fù)雜可編程邏輯器件的數(shù)字頻率計(jì)設(shè)計(jì)J.電子世界2001，1116杜玉遠(yuǎn)基于top-down方法的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)J.電子世界.2004.517黃正謹(jǐn)?shù)菴PLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用M.：電子工業(yè)，2002附錄附一：分頻模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity dividefre4

48、isport(cp_20m:in std_logic; cp1:out std_logic; -200Hz片選信號(hào) cp2:out std_logic; -25Hz防抖動(dòng)電路周期信號(hào) cp3:out std_logic); -5Hz閘門信號(hào)end dividefre4;architecture behavior of dividefre4 issignal tout:integer range 0 to 50000;signal tout1:integer range 0 to 7;signal tout2:integer range 0 to 39;signal cp_1:std_logic

49、;signal cp_2:std_logic;signal cp_3:std_logic;signal cp:std_logic;begin process(cp_20m) begin if(cp_20mevent and cp_20m=1)then if tout=49999 then tout=0; else tout=tout+1; end if; if tout=24999 then cp=0; else cp=1; end if; end if; end process;process(cp) begin if(cpevent and cp=1)then cp_1=not cp_1;

50、 end if; end process;process(cp_1) begin if(cp_1event and cp_1=1)then if tout1=7 then tout1=0; else tout1=tout1+1; end if; if tout1=3 then cp_2=1; elsif tout1=7 then cp_2=0; end if; if tout2=39 then tout2=0; else tout2=tout2+1; end if; if tout2=39 then cp_3=1; elsif tout2=19 then cp_3=0; end if; end

51、 if; end process;cp1=cp_1;cp2=cp_2;cp3=cp_3;end behavior;鎖存模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity frelatch isport(reset:in std_logic; -復(fù)位信號(hào) cp3:in std_logic;-閘門信號(hào) overflow:in std_logic;-各項(xiàng)輸入 low:in std_logic; play0,play1,play2,play3:in integer range 0 to 9;

52、 decimal:in std_logic_vector(2 downto 0); overlatch:out std_logic;鎖存后的各項(xiàng)輸出 lowlatch:out std_logic; p0latch,p1latch,p2latch,p3latch:out integer range 0 to 9; delatch:out std_logic_vector(2 downto 0) ); end frelatch;architecture behavior of frelatch is begin process(cp3,reset) begin if reset=1 then -r

53、eset為1時(shí)置零 overlatch=0;lowlatch=0;p0latch=0;p1latch=0;p2latch=0;p3latch=0;delatch=decimal; elsif cp3event and cp3=0 then-當(dāng)閘門處于下降沿時(shí)，將此時(shí)計(jì)數(shù)器模塊的各項(xiàng)輸出值鎖存。overlatch=overflow; lowlatch=low; p0latch=play0;p1latch=play1;p2latch=play2;p3latch=play3; delatch=decimal; end if; end process; end behavior;計(jì)數(shù)模塊程序entit

54、y fretest is port(enable:in std_logic; cp3:in std_logic; input:in std_logic; reset:in std_logic; overflow:out std_logic; low:out std_logic; play0,play1,play2,play3:out integer range 0 to 9; decimal:out std_logic_vector(2 downto 0); end fretest;architecture behavior of fretest issignal r0_1,r1_1,r2_1

55、,r3_1,r4_1,r5_1:integer range 0 to 9;begin process(input,enable,reset) beginif (enable=0) then null; elsif(inputevent and input=1)then if (reset=1) thenoverflow=0;r0_1=0;r1_1=0;r2_1=0;r3_1=0;r4_1=0;r5_1=0;elsif( cp3=0 )then overflow=0;r0_1=0;r1_1=0;r2_1=0;r3_1=0;r4_1=0;r5_1=0; else r0_1=r0_1+1;if(r0

56、_1=9)then r1_1=r1_1+1;r0_1=0; if(r1_1=9) then r2_1=r2_1+1;r1_1=0; if(r2_1=9) then r3_1=r3_1+1;r2_1=0; if(r3_1=9) then r4_1=r4_1+1;r3_1=0; if(r4_1=9) then r5_1=r5_1+1;r4_1=0; if(r5_1=9) thenr5_1=0;overflow=1; end if; end if; end if; end if; end if;end if;if(r5_1=0 and r4_1=0 and r3_1=0)then low=1;els

57、e low=0; end if;end if; end if;end process;process(r5_1,r4_1) begin if (r5_1=0 and r4_1=0 )then play0=r0_1;play1=r1_1;play2=r2_1;play3=r3_1; decimal0)thenplay0=r1_1;play1=r2_1;play2=r3_1;play3=r4_1;decimal=010;else play0=r2_1;play1=r3_1;play2=r4_1;play3=r5_1;decimal=000;end if;end process;end behavi

58、or;顯示模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;entity display isport(cp1:in std_logic; low:in std_logic; overflow:in std_logic; p0,p1,p2,p3:in integer range 0 to 9; show:out std_logic_vector(6 downto 0); sel:out std_logic_vector(3 downto 0);end display;architecture b

59、ehavior of display issignal count:integer range 0 to 3;signal sel_1:std_logic_vector(3 downto 0);begin process(cp1)begin if(cp1event and cp1=1)then if(count=3)then count=0;elsecountsel_1sel_1sel_1sel_1showshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowshowsho

60、wshowshowshowshowshowshowshowshowshowshowshowshowshowshowshow=1110011;end case;end if;end process;sel=sel_1;end behavior;防抖動(dòng)模塊程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity debounce is port(key,cp:in std_logic; imp:out std_logic);end de