實驗五處理器數(shù)據(jù)通路實驗(共11頁)

1、實驗(shyn)五 數(shù)據(jù)通路的設(shè)計(shj)和驗證實驗(shyn)目的通過數(shù)據(jù)通路的的設(shè)計和驗證,掌握CPU數(shù)據(jù)通路的基本原理和控制信號的順序。了解QUARTUS II硬件描述語言和原理圖混合輸入設(shè)計的過程。掌握Simplest CPU的數(shù)據(jù)通路的控制方法，為控制器實驗奠定基礎(chǔ)。實驗原理如圖1所示是本次實驗所設(shè)計的Simplest CPU的數(shù)據(jù)通路和存儲器部分的原理框圖，該處理器支持的指令集如表1所示，只有4條指令。該CPU的寄存器如表2所示，數(shù)據(jù)通路的控制信號如表2所示。表1 SimplestCPU的指令集名稱實現(xiàn)的操作功能LD addrAC MEMAR取存儲器地址addr的數(shù)據(jù)到累加器AC

2、ST addrMEMAR AC存累加器AC數(shù)據(jù)到地址addr的存儲器ADD addrAC (AC)+MEMAR累加器AC加上存儲器地址addr數(shù)據(jù)JZ addr若AC為0則PC addr，否則，順序執(zhí)行下條指令累加器為0則從地址addr取指令執(zhí)行該處理器的存儲器為64單元，編址063，通過地址總線Addr5.0進行選擇；每個單元數(shù)據(jù)寬度8位，分別通過Dout7.0和Din7.0進行數(shù)據(jù)的讀寫，存儲器的讀、寫控制信號分別為MRD和MWR。表2 寄存器介紹寄存器中文名稱寬度功能PC程序計數(shù)器6位存放CPU要執(zhí)行的下一條指令的存儲器地址AR地址寄存器6位存放存儲器的地址，為訪問存儲器提供地址信息DR

3、數(shù)據(jù)寄存器8位加法指令中提供第二個數(shù)據(jù)。IR指令寄存器2位存放取回的指令的2位操作碼AC累加器8位CPU的主要寄存器，存放源數(shù)據(jù)和結(jié)果圖1 實驗使用(shyng)的數(shù)據(jù)通路和存儲器原理框圖表3 數(shù)據(jù)通路控制(kngzh)信號信號中文名稱寬度功能mrd存儲器讀信號1位mrd=1：存儲器在Dout7.0輸出數(shù)據(jù)mwr存儲器寫信號1位mwr=1：將Din7.0的數(shù)據(jù)寫入存儲器PCloadPC寫信號1位PCload=1：內(nèi)部總線數(shù)據(jù)寫入PCPCincPC+1信號1位PCinc=1：PC寄存器的值自增1，即：PC-(PC)+1PCbusPC讀信號1位PCbus=1：PC值輸出到內(nèi)部總線，即：內(nèi)部總線-(

4、PC)ARloadAR寫信號1位ARload=1：內(nèi)部總線數(shù)據(jù)寫入ARARbusAR讀信號1位ARbus=1：AR值輸出到內(nèi)部總線，即：內(nèi)部總線-(AR)DRloadDR寫信號1位DRload=1：內(nèi)部總線數(shù)據(jù)寫入DRDRbusDR讀信號1位DRbus=1：DR值輸出到內(nèi)部總線，即：內(nèi)部總線-(DR)IRloadIR寫信號1位IRload=1：內(nèi)部總線數(shù)據(jù)寫入IRACloadAC寫信號1位ARload=1：內(nèi)部總線數(shù)據(jù)寫入ACACbusAC讀信號1位ACbus=1：AC值輸出到內(nèi)部總線，即：內(nèi)部總線 ACALUsel=1：(AC)+內(nèi)部總線數(shù)據(jù) - AC實驗(shyn)內(nèi)容本實驗(shyn)由

5、多個(du )設(shè)計文件構(gòu)成，并且頂層設(shè)計采用原理圖輸入方式，如圖2所示是本次實驗的頂層設(shè)計原理圖。圖中的各個模塊采用verilog硬件描述語言設(shè)計，對應(yīng)的模塊分別是時鐘分頻器ClockInput、數(shù)據(jù)通路datapath、存儲器mem、顯示輸出display和與PC機的輸入輸出調(diào)試接口PC_InOut，對應(yīng)的設(shè)計文件分別是ClockInput.v、datapath.v、mem.v、display.v和PC_InOut.v，如表4所示。表4 本實驗所用的設(shè)計文件模塊文件功能頂層模塊EXP5.bdf原理圖設(shè)計的頂層模塊時鐘分頻器ClockInput.v將外部輸入的1MHz的時鐘信號分頻為需要的1H

6、z時鐘信號數(shù)據(jù)通路datapath.vCPU的數(shù)據(jù)通路存儲器mem.v64字節(jié)的存儲器的設(shè)計顯示器display.v顯示數(shù)據(jù)通路輸出的數(shù)據(jù)PC調(diào)試輸入輸出PC_InOut.vPC端發(fā)出的控制信號和送到PC的數(shù)據(jù)通路輸出的數(shù)據(jù)圖2 本次實驗(shyn)的頂層設(shè)計原理(yunl)圖實驗(shyn)步驟（請參考實驗(shyn)演示文檔）打開(d ki)QUARTUSII軟件，新建一個工程。建完工程之后，新建一個原理圖文件，并保存為EXP5.bdf。再新建一個Verilog File，打開編輯器。按照實驗原理和自己的想法，在編輯窗口編寫Verilog代碼，請參考實驗所提供的實驗代碼文件。編寫完Veri

7、log代碼后，保存起來。對自己編寫的Verilog代碼生成符號文件“Create Symbol File from current file”，對程序的錯誤進行修改。依次重復過程2、3、4、5依次完成表4所示的5個verilog文件的編寫和符號文件生成。切換到原理圖文件，按圖2所示的原理圖選擇模塊并進行連接，并保存設(shè)計。編譯設(shè)計無誤后，數(shù)碼管與FPGA的管腳連接參照表5進行引腳分配。分配完成后，再進行全編譯一次，以使管腳分配生效。表5 端口管腳分配表端口名使用模塊信號對應(yīng)FPGA管腳說 明clk數(shù)字信號源J4時鐘為1MHzIR1LED指示燈D1A9指令的操作碼字段IR0LED指示燈D2B9ze

8、roLED指示燈D3A10結(jié)果0的標志位data_out7LED指示燈D5A11從存儲器讀取出的數(shù)據(jù)以二進制形式顯示在這8個指示燈上data_out6LED指示燈D6B11data_out5LED指示燈D7F7data_out4LED指示燈D8F6data_out3LED指示燈D9E10data_out2LED指示燈D10E8data_out1LED指示燈D11F12data_out0LED指示燈D12E11seg0數(shù)碼管A段H3以十六進制分別顯示PC、AR、DR和AC的值seg1數(shù)碼管B段H4seg2數(shù)碼管C段K5seg3數(shù)碼管D段L5seg4數(shù)碼管E段K4seg5數(shù)碼管F段L3seg6數(shù)碼

9、管G段L4seg7數(shù)碼管dp段M3sel0位選DEL0G4sel1位選DEL1G3sel2位選DEL2F4用下載電纜(dinln)通過JTAG口將對應(yīng)的sof文件加載到FPGA中。在PC機打開(d ki)“SimplestCPU數(shù)據(jù)通路控制面板”軟件，并連接(linji)實驗箱。圖3 實驗使用的控制面板軟件在連接成功之后，通過操作控制面板上對應(yīng)的控制信號，觀察實驗結(jié)果是否與自己的數(shù)據(jù)通路的控制思想一致。實驗(shyn)現(xiàn)象與結(jié)果該CPU的取指令(zhlng)和執(zhí)行指令的過程如圖4所示，以控制器從存儲器取指令(fetch)為例，取指令過程(guchng)依次包含3個操作步驟，分別用fetch1、

10、fetch2和fetch3來表示，如表6所示。在PC端的SimplestCPU數(shù)據(jù)通路控制面板軟件界面上，在發(fā)出步驟fetch1所示的控制信號后，可以在實驗箱和軟件界面上觀察到指示燈和AR寄存器的值是3DH。這是存放在程序存儲器地址0的指令LD 3DH所對應(yīng)的指令的機器指令編碼。表6 取指令的操作順序和控制信號(說明：表格中綠底色的表示寄存器的寫控制，相繼的灰底色的表示該過程由軟件自動完成，不需要手動操作，PC端的軟件該信號對應(yīng)的按鈕按下后延遲彈起，發(fā)出對應(yīng)的控制信號)名稱實現(xiàn)的操作和功能操作順序控制信號fetch1AR PC1PC_bus =12AR_load =13AR_load =04P

11、C_bus =0fetch2IR MEMAR7:6DR MEMAR5mrd =16IR_load =17IR_load =08DR_load =19DR_load =010mrd =0Fetch3PC PC+1AR DR5:011PC_inc =112PC_inc =013DR_bus =114AR_load =115AR_load =016DR_bus =0實驗報告該處理器的指令集有4條指令的控制流程如圖4所示。請參考表6，寫出LD指令、ST指令和JZ指令的操作過程和控制信號的賦值，填入表7表10中。并依據(jù)表7表10通過PC端的實驗軟件進行驗證；圖4 SimplestCPU的指令流程圖復位A

12、R-(PC)DR-MEM(AR)IR-MEM(AR)7:6PC-(PC)+1AR-DR5:0AC-MEM(AR)MEM(AR)- AC DR-MEM(AR)AC-(AC)+(DR)PC-(AR)IR=00LD指令I(lǐng)R=01ST指令I(lǐng)R=10ADD指令I(lǐng)R=00JZ指令zero=10zero=00取指令執(zhí)行指令Fetch1Fetch2Fetch3LD1ST1ADD1ADD2JZ1Reset表7 LD指令(zhlng)控制流程指令指令分解實現(xiàn)的操作和功能順序控制信號LD addrLD1AC MEMAR1mrd = 12ACload = 13ACload = 04mrd = 0表8 ST指令(zhl

13、ng)控制流程指令指令分解實現(xiàn)的操作和功能順序控制信號ST addrST1MEMAR AC1ACbus = 12mwr = 13mwr = 04ACbus = 0表9 ADD指令控制(kngzh)流程指令指令分解實現(xiàn)的操作和功能順序控制信號ADD addrADD1DR MEMAR1mrd = 12DRload = 13Drload = 04mrd = 0ADD2AC (AC)+(DR)5DRbus = 16ALUsel = 17ACload = 18Acload = 09ALUsel = 010DRbus = 0表10 JZ指令(zhlng)控制流程指令指令分解實現(xiàn)的操作和功能if(zero=

14、1)順序控制信號JZ addrJZ1 if(AC=0) PC AR1ARbus=12PCload=13PCload=04ARbus=0請依次通過(tnggu)操作控制信號讀出存儲器地址09這個10個單元的內(nèi)容。實驗原理、設(shè)計(shj)過程、編譯和分析結(jié)果、硬件測試結(jié)果記錄下來。說明：本次實驗存儲器中存放了等差數(shù)列1+2+3+22的數(shù)據(jù)求和的程序，為方便實驗，將該程序列在下面。/計算1+2+.+22=？,存儲器的3c,3d,3e單元分別存放-1,22和結(jié)果result,3f單元存放結(jié)束標志0 RAM8h00 AC RAM8h01 = 8hc9 ; /JZ 09 為0則結(jié)束 RAM8h02 AC RAM8h03 ram3e RAM8h04 AC RAM8h05 AC RAM8h06 ram3d保存循環(huán)次數(shù) RAM8h07 AC RAM8h08 = 8hc0; /JZ 00 loop RAM8h09 AC,ie,0-AC RAM8h0a = 8hca; /JZ 0a loop here for ever RAM8h3c = 8hff; /-1的補碼形式 RAM8h3d = 8h16; /22