數(shù)字電子線路基礎(chǔ)：第四章 組合邏輯電路

1、4 組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計(jì)4.3組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)4.4常用組合邏輯集成電路4.5組合可編程電路4.6用Verilog HDL描述組合邏輯電路教學(xué)基本要求1.熟練掌握組合邏輯電路的分析方法和設(shè)計(jì)方法2.掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和加法器的邏輯功能及其應(yīng)用；3.學(xué)會(huì)閱讀MSI器件的功能表，并能根據(jù)設(shè)計(jì)要求完成電路的正確連接。 4.掌握可編程邏輯器件的表示方法,會(huì)用PLD實(shí)現(xiàn)組合邏輯電路組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1, 2, , m)工作特征:組合邏輯電路工作特點(diǎn):在任何時(shí)刻，電路的輸出狀

2、態(tài)只取決于同一時(shí)刻的輸入狀態(tài)而與電路原來(lái)的狀態(tài)無(wú)關(guān)。 序 關(guān)于組合邏輯電路結(jié)構(gòu)特征:1、輸出、輸入之間沒(méi)有反饋延遲通路，2、不含記憶單元二. 組合邏輯電路的分析步驟： 4.1 組合邏輯電路分析1、 由邏輯圖寫出各輸出端的邏輯表達(dá)式；2、 化簡(jiǎn)和變換邏輯表達(dá)式；3、 列出真值表；4、 根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的的邏輯功能。一. 組合邏輯電路分析 三、組合邏輯電路的分析舉例 例1 分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式2. 列寫真值表。 10010110111011101001110010100000CBA00111

3、1003. 確定邏輯功能： 解：輸入變量的取值中有奇數(shù)個(gè)1時(shí)，L為1，否則L為0,電路具有為奇校驗(yàn)功能。如要實(shí)現(xiàn)偶校驗(yàn)，電路應(yīng)做何改變？例2 試分析下圖所示組合邏輯電路的邏輯功能。解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡(jiǎn)和變換。X = A2、列寫真值表X = A真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A000011110011110001011010這個(gè)電路邏輯功能是對(duì)輸入的二進(jìn)制碼求反碼。最高位為符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3、

4、確定電路邏輯功能真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A0000111100111100010110101、邏輯抽象：根據(jù)實(shí)際邏輯問(wèn)題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達(dá)式;5、 畫出邏輯圖。4、根據(jù)器件的類型,簡(jiǎn)化和變換邏輯表達(dá)式二、組合邏輯電路的設(shè)計(jì)步驟 一、組合邏輯電路的設(shè)計(jì)：根據(jù)實(shí)際邏輯問(wèn)題，求出所要求邏輯功能的最簡(jiǎn)單邏輯電路。4.2 組合邏輯電路的設(shè)計(jì)例1 某火車站有特快、直快和慢車三種類型的客運(yùn)列車進(jìn)出，試用兩輸入與非門和反相器設(shè)

5、計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電路，3個(gè)指示燈一、二、三號(hào)分別對(duì)應(yīng)特快、直快和慢車。列車的優(yōu)先級(jí)別依次為特快、直快和慢車，要求當(dāng)特快列車請(qǐng)求進(jìn)站時(shí)，無(wú)論其它兩種列車是否請(qǐng)求進(jìn)站，一號(hào)燈亮。當(dāng)特快沒(méi)有請(qǐng)求，直快請(qǐng)求進(jìn)站時(shí)，無(wú)論慢車是否請(qǐng)求，二號(hào)燈亮。當(dāng)特快和直快均沒(méi)有請(qǐng)求，而慢車有請(qǐng)求時(shí)，三號(hào)燈亮。解：1、 邏輯抽象。輸入信號(hào): I0、I1、I2分別為特快、直快和慢車的進(jìn)站請(qǐng)求信號(hào)且有進(jìn)站請(qǐng)求時(shí)為1，沒(méi)有請(qǐng)求時(shí)為0。輸出信號(hào): L0、L1、L2分別為3個(gè)指示燈的狀態(tài)，且燈亮為1，燈滅為0。輸 入輸 出I0I1I2L0L1L2000000110001010001001根據(jù)題意列出真值表(2) 寫出各

6、輸出邏輯表達(dá)式。L0 = I0輸 入輸 出I0I1I2L0L1L2000000110001010001001真值表2、 根據(jù)真值表寫出各輸出邏輯表達(dá)式。L0 = I03、 根據(jù)要求將上式變換為與非形式4、 根據(jù)輸出邏輯表達(dá)式畫出邏輯圖。例2 試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼?？梢圆捎萌魏芜壿嬮T電路來(lái)實(shí)現(xiàn)。解：(1) 明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當(dāng)輸入格雷碼按照從0到15遞增排序時(shí)，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進(jìn)制碼。0 1 1 10 1 0 00 1 1 00 1 0 10 1 0 10 1 1 10

7、1 0 00 1 1 00 0 1 10 0 1 00 0 1 00 0 1 10 0 0 10 0 0 10 0 0 00 0 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入1 1 1 11 0 0 01 1 1 01 0 0 11 1 0 11 0 1 11 1 0 01 0 1 01 0 1 11 1 1 01 0 1 01 1 1 11 0 0 11 1 0 11 0 0 01 1 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入邏輯電路真值表(2) 畫出各輸出函數(shù)的卡諾圖，并化簡(jiǎn)和變換。33GB= =2B+2G3G2G3G+2G3G1B=1G+2G3G1

8、G2G3G1G+2G3G1G=(2G3G)+2G3G1G+2G3G)+2G3G1G=3G2G1G0B=3G2G1G0G(3) 根據(jù)邏輯表達(dá)式，畫出邏輯圖4.3 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)4.3.1 產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)的原因4.3.2 消去競(jìng)爭(zhēng)冒險(xiǎn)的方法4.3 組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)不考慮門的延時(shí)時(shí)間考慮門的延時(shí)時(shí)間,當(dāng)A=0 B=14.3.1 產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)的原因競(jìng)爭(zhēng):當(dāng)一個(gè)邏輯門的兩個(gè)輸入端的信號(hào)同時(shí)向相反方向變化，而變化的時(shí)間有差異的現(xiàn)象。冒險(xiǎn):兩個(gè)輸入端的信號(hào)取值的變化方向是相反時(shí)，如門電路輸出端的邏輯表達(dá)式簡(jiǎn)化成兩個(gè)互補(bǔ)信號(hào)相乘或者相加，由競(jìng)爭(zhēng)而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。4.3.2 消去

9、競(jìng)爭(zhēng)冒險(xiǎn)的方法1. 發(fā)現(xiàn)并消除互補(bǔ)變量 A B C 1 & L B = C = 0時(shí)為消掉AA，變換邏輯函數(shù)式為 )(CABAL+=可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。AAF=BCBAACF+=2. 增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加 ， 當(dāng)A=B=1時(shí)，根據(jù)邏輯表達(dá)式有CBACL+=當(dāng)A=B=1時(shí)CBACL+=CBACL+=+ABCCL+=AB 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 3. 輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作，為了消去競(jìng)爭(zhēng)冒險(xiǎn)，可以在輸出端并聯(lián)一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對(duì)于很窄的負(fù)跳變脈沖起到平波的作用。420pF 4.4

10、若干典型的組合邏輯集成電路4.4.1 編碼器4.4.2 譯碼器/數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器4.4.4 數(shù)值比較器4.4.5 算術(shù)運(yùn)算電路1、)編碼器 (Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過(guò)程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4.1 編碼器4.4 若干典型的組合邏輯集成電路能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。 如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成 8個(gè)3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。編碼器的

11、邏輯功能：1、)編碼器 (Encoder)的概念與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。1、)編碼器 (Encoder)的概念與分類二進(jìn)制編碼器的結(jié)構(gòu)框圖普通二進(jìn)制編碼器1、編碼器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2-I二進(jìn)制 編碼器 2n個(gè) 輸入 n位二進(jìn)制碼輸出 (1) 4線2線普通二進(jìn)制編碼器 (設(shè)計(jì))1000010000100001Y0Y1I3I2I1I

12、0 （2）邏輯功能表編碼器的輸入為高電平有效。 （a）邏輯框圖4輸入二進(jìn)制碼輸出110110001、編碼器的工作原理該電路是否可以再簡(jiǎn)化？(2.) 鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標(biāo)志 編碼輸入 輸 入輸 出S0S1S2S3S4S5S6S7S8S9ABCDGS11111111110000011111111101001111111111011000111111110110111111111101110110111111011110101111110111110100111101111110011111011111110010110111111110001101111111110

13、0001該編碼器為輸入低電平有效2. 鍵盤輸入8421BCD碼編碼器功能表 當(dāng)所有的輸入都為1時(shí)，Y1Y0 = ？Y1Y0 = 00無(wú)法輸出有效編碼。結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)已上的有效編碼信號(hào)I2 = I3 = 1 , I1= I0= 0時(shí)，Y1Y0 = ？Y1Y0 = 00 3. 優(yōu)先編碼器 優(yōu)先編碼器的提出： 實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。 必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次 序，即優(yōu)先級(jí)別。 識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線(42 線優(yōu)先編碼器)（設(shè)計(jì)）（1）列出功能表輸 入輸 出I0I1

14、I2I3Y1Y0100000100011010111高低（2）寫出邏輯表達(dá)式（3）畫出邏輯電路（略）輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼輸入編碼信號(hào)優(yōu)先級(jí)從高到低為I0I3輸入為編碼信號(hào)I3 I0 輸出為Y1 Y03321IIIY+=33210IIIIY+=優(yōu)先編碼器CD4532的示意框圖、引腳圖2 集成電路編碼器CD4532電路圖 優(yōu)先編碼器CD4532功能表輸 入輸 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLL

15、LLHLLHHLHLLLLLLLHLLLHL為什么要設(shè)計(jì)GS、EO輸出信號(hào)？用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 。00 0 0 0 0 0無(wú)編碼輸出0。11 0 0 0 00若無(wú)有效電平輸入 0 1 1 1那塊芯片的優(yōu)先級(jí)高？1若有效電平輸入。10 1 0 0 00若有效電平輸入 1 1 1 1譯碼器的分類： 譯碼：譯碼是編碼的逆過(guò)程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào).(即電路的某種狀態(tài))1 譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)。 將一種代碼轉(zhuǎn)換成

16、另一種代碼。 二進(jìn)制譯碼器 二十進(jìn)制譯碼器顯示譯碼器常見(jiàn)的唯一地址譯碼器： 4.4.2 譯碼器/數(shù)據(jù)分配器2線 - 4線譯碼器的邏輯電路(分析） LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸 入功能表（1.） 二進(jìn)制譯碼器n 個(gè)輸入端使能輸入端2n個(gè)輸出端設(shè)輸入端的個(gè)數(shù)為n，輸出端的個(gè)數(shù)為M則有 M=2n2、 集成電路譯碼器(a) 74HC139集成譯碼器 (1. )二進(jìn)制譯碼器LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E輸出輸 入功能表邏輯符號(hào)說(shuō)明邏輯符號(hào)框外部的符號(hào)，表示外部輸入或輸出信號(hào)

17、名稱，字母上面的“”號(hào)說(shuō)明該輸入或輸出是低電平有效。符號(hào)框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過(guò)程中，如果低有效的輸入或輸出變量(如)上面的“”號(hào)參與運(yùn)算(如E變?yōu)镋 )，則在畫邏輯圖或驗(yàn)證真值表時(shí)，注意將其還原為低有效符號(hào)。 E1 A 11 1 &Y0Y1Y2Y3A0 Y0Y2Y1Y3EA 1A0 (b) 74HC138(74LS138)集成譯碼器 引腳圖邏輯圖74HC138集成譯碼器邏輯圖74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLH

18、HLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2 E3輸 出輸 入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3輸 出輸 入A1A01、已知下圖所示電路的輸入信號(hào)的波形試畫出譯碼器輸出的波形。譯碼器的應(yīng)用2、譯碼器的擴(kuò)展用74X139和74X138構(gòu)成5線-32線譯碼

19、器3線8線譯碼器的 含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。3、用譯碼器實(shí)現(xiàn)邏輯函數(shù)。.當(dāng)E3 =1 ，E2 = E1 = 0時(shí)用一片74HC138實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù).數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開(kāi)關(guān)，是一種能將從數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖用74HC138組成數(shù)據(jù)分配器用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器 010當(dāng)ABC = 010 時(shí)，Y2=DCBA輸 入輸 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHL

20、DLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時(shí)的功能表 集成二十進(jìn)制譯碼器 7442功能：將8421BCD碼譯成為10個(gè)狀態(tài)輸出。 7442功能表十進(jìn)制數(shù)BCD輸入輸 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHH

21、HHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對(duì)于BCD代碼以外的偽碼（10101111這6個(gè)代碼）Y0 Y9 均為高電平。 （2） 集成二十進(jìn)制譯碼器7442顯示譯碼器 1. 七段顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。 共陽(yáng)極顯示器共陰極顯示器abcdfge顯示器分段布局圖常用的集成七段顯示譯碼器 -CMOS七段顯示譯碼器74HC4511 LTHHLHHHHHLLHHHL9HHHHHHHLLLHHHL8LLLLHHHHHHLHHL7HHHHHLLLHHLHHL6HHLHHLHH

22、LHLHHL5HHLLHHLLLHLHHL4HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0 g f e d c b a 字形 輸 出 輸 入十進(jìn) 制或功能 D3 D2 D1 D0 BL LECMOS七段顯示譯碼器74HC4511功能表*HHH鎖 存熄滅LLLLLLLHL滅 燈HHHHHHHL燈 測(cè) 試熄滅LLLLLLLHHHHHHL15熄滅LLLLLLLLHHHHHL14熄滅LLLLLLLHLHHHHL13熄滅LLLLLLLLLHHHHL12熄滅LLLLLLLHHLHHHL11熄滅 LLLLLLLLHLHHHL10 LT

23、 g f e d c b a 字形輸 出輸 入十進(jìn)制或功能 BL LE D3 D2 D1 D0CMOS七段顯示譯碼器74HC4511功能表(續(xù))例 由74HC4511構(gòu)成24小時(shí)及分鐘的譯碼電路如圖所示，試分析小時(shí)高位是否具有零熄滅功能。4.3.3 數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開(kāi)關(guān)，又稱“多路開(kāi)關(guān)” 。4選1數(shù)據(jù)選擇器2 位地址碼輸入端使能信號(hào)輸入端，低電平有效1路數(shù)據(jù)輸出端（1）邏輯電路數(shù)據(jù)輸入端（2）工作原理及邏輯功能0

24、 0I30 11 01 1=1=001YS0S1E地址使能輸出輸 入功能表000I0001I1010I2011I374LS151功能框圖D7YYE74HC151D6D5D4D3D2D1D0S2S1S02、集成電路數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74HC1512、集成電路數(shù)據(jù)選擇器2個(gè)互補(bǔ)輸出端8 路數(shù)據(jù)輸入端1個(gè)使能輸入端3 個(gè)地址輸入端74LS151的邏輯圖輸 入輸 出使 能選 擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表當(dāng)E=1時(shí)，Y=1 。 當(dāng)E=0時(shí)數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制D

25、i ，就可得到不同的邏輯函數(shù)。5、數(shù)據(jù)選擇器74LS151的應(yīng)用當(dāng)D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時(shí)：當(dāng)D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時(shí)：D7YYE74LS151D6D5D4D3D2D1D0S2S1S0當(dāng)E=0時(shí)：比較Y與L，當(dāng) D3=D5=D6=D7= 1 D0=D1=D2=D4=0時(shí)，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例1 試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù) 解:利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項(xiàng)表達(dá)式b、將使器件處于使能狀態(tài)c、地址信

26、號(hào)S2、 S1 、 S0 作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0D7信號(hào)電平。邏輯表達(dá)式中有mi ,則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為0?？偨Y(jié):用兩片74151組成二位八選一的數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的擴(kuò)展位的擴(kuò)展字的擴(kuò)展 將兩片74LS151連接成一個(gè)16選1的數(shù)據(jù)選擇器， 實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換1. 1位數(shù)值比較器(設(shè)計(jì)) 數(shù)值比較器：對(duì)兩個(gè)1位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個(gè)一位二進(jìn)制數(shù) A、B。 輸出： FBA=1，表示A大于BFBABA=FBAABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸 出輸

27、入2、2 位數(shù)值比較器：輸入：兩個(gè)2位二進(jìn)制數(shù) A=A1 A0 、B=B1 B0能否用1位數(shù)值比較器設(shè)計(jì)兩位數(shù)值比較器? 比較兩個(gè)2 位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時(shí)，無(wú)需比較低位（A0、B0），高位比較的結(jié)果就是兩個(gè)數(shù)的比較結(jié)果。當(dāng)高位相等時(shí)，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計(jì)多位數(shù)值比較器的原則 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)

28、FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBAFBA=高位片輸出低位片B3A3B0A0B7A7B4A4用兩片74LS85組成16位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。高位片 輸出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12采用串聯(lián)擴(kuò)展方式數(shù)值比較器用7

29、4HC85組成16位數(shù)值比較器的并聯(lián)擴(kuò)展方式。B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出4.4.5 算術(shù)運(yùn)算電路 在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來(lái)的進(jìn)位的相加 -半加 在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加 -全加 加法器分為半加器和全加器兩種。半加器全加器1、半加器和全加器兩個(gè)4 位二進(jìn)制數(shù)相加:（1） 1位半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的器件。 半加器的真值表 邏輯表達(dá)式1000C011110101000SBA 半加器的真值表BABAS+=如用與非門實(shí)現(xiàn)最少要幾個(gè)門?C = AB 邏輯圖（2） 全加

30、器（Full Adder） 1110100110010100全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。111011101001110010100000CSCBA 你能用7415174138設(shè)計(jì)全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同? 于是可得全加器的邏輯表達(dá)式為加法器的應(yīng)用1110100110010100全加器真值表 111011101001110010100000CSCBAABC有奇數(shù)個(gè)1時(shí)S為1；ABC有偶數(shù)個(gè)1和全為0時(shí)S為0。-用全加器組成三位二進(jìn)制代碼奇偶校驗(yàn)器用全加器組成八位二進(jìn)制代碼奇偶校驗(yàn)器，電路應(yīng)如何連接

31、？（1）串行進(jìn)位加法器如何用1位全加器實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)，采用串行進(jìn)位加法器運(yùn)算速度不高。2、多位數(shù)加法器0定義兩個(gè)中間變量Gi和Pi ： Gi= AiBi （2）超前進(jìn)位加法器 提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無(wú)需等待最低位的進(jìn)位信號(hào)。定義第i 位的進(jìn)位信號(hào)（Ci ）：Ci= GiPi Ci-1 4位全加器進(jìn)位信號(hào)的產(chǎn)生：C0= G0+P0 C-1 C1= G1+P1 C0C1 = G1+P1 G0+ P1P0 C-1

32、 C2= G2+P2 C1 C2 = G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2 = G3+P3 （G2+ P2 C1 )=G3+P3 G2+P3P2 C1 =G3+P3 G2+P3P2 (G1+ P1C0 ) C3 =G3+P3 G2+P3P2 G1+ P3P2 P1 (G0+ P0C-1)Gi= AiBiCi= GiPi Ci-1 集成超前進(jìn)位產(chǎn)生器74LS182邏輯圖邏輯符號(hào)超前進(jìn)位集成4位加法器74LS283 74HC283邏輯框圖 74HC283引腳圖74HC283邏輯框圖4. 超前進(jìn)位加法器74LS283的應(yīng)用例1. 用兩片74LS28

33、3構(gòu)成一個(gè)8位二進(jìn)制數(shù)加法器。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。8421碼輸入余3碼輸出1100例. 用74283構(gòu)成將8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路 。8421碼余3碼000000010010001101000101+0011+0011+0011CO3 減法運(yùn)算 在實(shí)際應(yīng)用中，通常是將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算來(lái)處理，即采用加補(bǔ)碼的方法完成減法運(yùn)算。若n位二進(jìn)制的原碼為N原，則與它相對(duì)應(yīng)的2 的補(bǔ)碼為N補(bǔ)=2N N原補(bǔ)碼與反碼的關(guān)系式N補(bǔ)=N反+1設(shè)兩個(gè)數(shù)A、B相減，利用以上兩式可得A B=A+B補(bǔ)2n=A+B反+12n1）AB 0的情況。2）AB 0的情況。 結(jié)果表明，在AB

34、 0時(shí)，如加補(bǔ)進(jìn)位信號(hào)為1，所得的差就是差的原碼。在AB =右移左移位運(yùn)算符與縮位運(yùn)算的比較 A：4b1010 、B：4b1111，AB= 1010 AB= 0101A|B= 1111 A&B= 1010A = 0101B = 0000 位運(yùn)算A=1B=1A=0B=0|A=1|B=0&A=1&B=1&A=1&0&1&0=0 縮位運(yùn)算對(duì)同一個(gè)操作數(shù)的重復(fù)拼接還可以雙重大括號(hào)構(gòu)成的運(yùn)算符例如4A=4b1111，2A,2B,C=8b11101000。作用是將兩個(gè)或多個(gè)信號(hào)的某些位拼接起來(lái)成為一個(gè)新的操作數(shù)，進(jìn)行運(yùn)算操作。位拼接運(yùn)算符設(shè)A=1b1，B=2b10，C=2b00則B,C4b1000A,B1

35、,C03b110A,B,C,3b101=8b11000101。一般用法：condition_expr?expr1:expr2;條件運(yùn)算符是三目運(yùn)算符，運(yùn)算時(shí)根據(jù)條件表達(dá)式的值選擇表達(dá)式。首先計(jì)算第一個(gè)操作數(shù)condition_expr的值，如果結(jié)果為邏輯1，則選擇第二個(gè)操作數(shù)expr1的值作為結(jié)果返回，結(jié)果為邏輯0，選擇第三個(gè)操作數(shù)expr2的值作為結(jié)果返回。2、數(shù)據(jù)流建模舉例連續(xù)賦值語(yǔ)句的執(zhí)行過(guò)程是：只要邏輯表達(dá)式右邊變量的邏輯值發(fā)生變化，則等式右邊表達(dá)式的值會(huì)立即被計(jì)算出來(lái)并賦給左邊的變量。注意，在assign語(yǔ)句中，左邊變量的數(shù)據(jù)類型必須是wire型。 數(shù)據(jù)流建模使用的基本語(yǔ)句是連續(xù)賦值

36、語(yǔ)句assign ，該語(yǔ)句用于對(duì)wire型變量進(jìn)行賦值，它由關(guān)鍵詞assign開(kāi)始，后面跟著由操作數(shù)和運(yùn)算符組成的邏輯表達(dá)式。 2選1數(shù)據(jù)選擇器的連續(xù)賦值描述是： wire A,B,SEL,L; /聲明4個(gè)連線型變量assign L=(A & SEL)|(B & SEL); /連續(xù)賦值/Dataflow description of a 2-to-4-line decoder，module decoder_df (A1,A0,E,Y); input A1,A0,E; output 3:0 Y; assign Y0 = (A1 & A0 & E); assign Y1 = (A1 & A0 & E); assign Y2 = (A1 & A0 & E); assign Y3 = (A1 & A0 & E); endmodule /Dataflow description of 2-to-1-line multiplexermodul