基于FPGA的直接數(shù)字頻率合成器設(shè)計(jì)資料

1、JIANGSUUNIVERSITYOFTECHNOLOGYFPGA技術(shù)實(shí)驗(yàn)報(bào)告基于FPGA的直接數(shù)字頻率合成器設(shè)計(jì)學(xué)院：電氣信息工程學(xué)院專業(yè)：電子信息工程班級(jí)：姓名：學(xué)號(hào)：指導(dǎo)教師：戴霞娟、陳海忠時(shí)間：2015年9月17日 TOC o 1-5 h z HYPERLINK l bookmark4 o Current Document 功能要求2 HYPERLINK l bookmark6 o Current Document 方案設(shè)計(jì)及原理框圖2 HYPERLINK l bookmark8 o Current Document 方案設(shè)計(jì)2 HYPERLINK l bookmark10 o Cur

2、rent Document 原理框圖3輸入電路3 HYPERLINK l bookmark14 o Current Document FPGA電路3D/A轉(zhuǎn)換電路4 HYPERLINK l bookmark18 o Current Document 硬件電路設(shè)計(jì)及原理分析4 HYPERLINK l bookmark20 o Current Document 硬件電路圖4 HYPERLINK l bookmark22 o Current Document 原理分析5 HYPERLINK l bookmark24 o Current Document DAC0832轉(zhuǎn)換器5 HYPERLINK l

3、 bookmark26 o Current Document LM358芯片5程序模塊設(shè)計(jì)、仿真結(jié)果及分析錯(cuò)誤!未定義書簽。 HYPERLINK l bookmark30 o Current Document 頂層模塊6 HYPERLINK l bookmark32 o Current Document 分頻模塊6時(shí)鐘模塊錯(cuò)誤!未定義書簽。正弦波產(chǎn)生模塊錯(cuò)誤!未定義書簽。三角波產(chǎn)生模塊錯(cuò)誤!未定義書簽。方波產(chǎn)生模塊錯(cuò)誤!未定義書簽。鋸齒波產(chǎn)生模塊錯(cuò)誤!未定義書簽。波形選擇模塊錯(cuò)誤!未定義書簽。 TOC o 1-5 h z HYPERLINK l bookmark44 o Current Doc

4、ument 軟硬件調(diào)試20 HYPERLINK l bookmark46 o Current Document 軟件調(diào)試22 HYPERLINK l bookmark48 o Current Document 硬件調(diào)試22 HYPERLINK l bookmark58 o Current Document 調(diào)試結(jié)果說明25 HYPERLINK l bookmark60 o Current Document 心得體會(huì)25 HYPERLINK l bookmark62 o Current Document 參考文獻(xiàn)25附錄26.功能要求通過本課題訓(xùn)練，使學(xué)生掌握使用FPG順現(xiàn)頻率合成的方法。要求學(xué)

5、生根據(jù)正弦波形發(fā)生器的設(shè)計(jì)實(shí)例，舉一反三，設(shè)計(jì)多功能波形發(fā)生器。該波形發(fā)生器能產(chǎn)生正弦波、方波、三角波、鋸齒波和由用戶編輯的特定形狀波形，并且幅度、頻率可調(diào)。具體要求如下:基本要求：1）具有產(chǎn)生正弦波、方波、三角波、鋸齒波4種周期性波形的功能。（2）輸出波形的頻率范圍為100Hz200kHz至少可以輸出8種頻率的波形。3）輸出波形幅度不大于5V（峰-峰值），且幅度可調(diào)。擴(kuò)展要求：（1）在頻率范圍為100Hz200kH的，頻率步進(jìn)間隔0100Hzi（2）輸出波形幅度范圍05V（峰-峰值），可按步進(jìn)0.1V（峰-峰值）調(diào)整。（3）用LCD1602s示輸出波形的類型、重復(fù)頻率（周期）和幅度。4）用鍵

6、盤輸入編輯生成上述4種波形（同周期）的線性組合波形。5）用鍵盤和其他輸入裝置產(chǎn)生任意波形。6）具有波形存儲(chǔ)功能。.方案設(shè)計(jì)及原理框圖方案設(shè)計(jì)利用FPGAB完成設(shè)計(jì)，F(xiàn)PGA程靈活，可以實(shí)現(xiàn)三角波、方波、鋸齒波和正弦波的數(shù)字化處理，將一個(gè)周期內(nèi)的采樣點(diǎn)存儲(chǔ)起來，生成頻率可調(diào)的正弦波、方波、鋸齒波或者三角波，再通過D/A轉(zhuǎn)換和濾波電路便可得到模擬波形。利用該方法，編程簡(jiǎn)單，實(shí)現(xiàn)靈活。原理框圖數(shù)字信號(hào)發(fā)生器系統(tǒng)主要由輸入部分、FPGA分、D/A轉(zhuǎn)換部分、頻率調(diào)節(jié)和波形轉(zhuǎn)換部分組成。原理框圖如下圖1：圖1:多功能波形信號(hào)發(fā)生器原理框圖輸入部分輸入部分包含以下功能按鍵：時(shí)鐘、復(fù)位、波形、調(diào)頻1、調(diào)頻2和

7、調(diào)頻3。(1)時(shí)鐘：標(biāo)準(zhǔn)的50MHz寸鐘輸入。(2)復(fù)位：低電平復(fù)位。(3)波形：為波形輸出選擇開關(guān)，可以選擇單波形的輸出。(4)調(diào)頻1,2,3:可以改變正弦波、三角波、方波和鋸齒波的頻率，總共可以輸出8種不同頻率。FPGA部分FPGA整個(gè)系統(tǒng)的核心，包括系統(tǒng)控制器、波形數(shù)據(jù)生成器、加法器、運(yùn)算/譯碼、分頻器等電路。各部分具體功能如下：系統(tǒng)控制器：控制系統(tǒng)的每個(gè)部分狀態(tài)之間的協(xié)調(diào)。分頻：分頻系數(shù)有的固定不變，也有可改變的。正弦波：通過循環(huán)不斷地從RAMfr依次讀取正弦波一個(gè)周期在時(shí)域上1024個(gè)采樣點(diǎn)的波形數(shù)據(jù)送入波形DAC從而產(chǎn)生正弦波。正弦波的頻率取決于讀取數(shù)據(jù)的速度。三角波：三角波波形是

8、對(duì)稱的，每邊呈線性變化，所以可以根據(jù)地址數(shù)據(jù)做簡(jiǎn)單運(yùn)算，就可以得到三角波。鋸齒波：產(chǎn)生單調(diào)性鋸齒波，因此把地址數(shù)據(jù)進(jìn)行左移2位，結(jié)果送波形DAC就可。方波：方波產(chǎn)生有1024個(gè)采樣點(diǎn)組成，1024個(gè)采樣點(diǎn)的數(shù)據(jù)只有“低電平”和“高電平”2種狀態(tài)。波形D/A轉(zhuǎn)換部分采用具有8位分辨率的D/A轉(zhuǎn)換集成芯片DAC0832乍為多種波形發(fā)生器的數(shù)模轉(zhuǎn)換器。由于多種波形發(fā)生器制使用一路D/A轉(zhuǎn)換，因而DAC083卻連續(xù)接成單緩沖器方式。另外，因DAC083犯一種電流輸出型D/A轉(zhuǎn)換器，要獲得模擬電壓輸出時(shí)，需外接運(yùn)放來實(shí)現(xiàn)電流轉(zhuǎn)換為電壓。由于在實(shí)際使用中輸出波形不僅需要單極性的（0+5V或-50V）有時(shí)還

9、需要雙極性的（5V），因而可用兩組運(yùn)算放大器作為模擬電壓輸出電路，運(yùn)放可選用LM358，其片內(nèi)集成了兩個(gè)運(yùn)算放大器。.硬件電路設(shè)計(jì)及原理分析硬件電路圖 ACOB3ZGNDCHWRIGNUMRRFSGN 口r*WRWDieDtr liOUT? POUT1vccGNID圖2:波形信號(hào)發(fā)生器硬件電路圖原理分析本設(shè)計(jì)的工作原理為將要產(chǎn)生的波形數(shù)據(jù)存入波形存儲(chǔ)器，然后在參考時(shí)鐘的作用下，對(duì)輸入的頻率數(shù)據(jù)進(jìn)行累加，并且將累加器的輸出一部分作為讀取波形存儲(chǔ)器的地址，將讀出的波形數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換為相應(yīng)的模擬電壓信號(hào)。本研究的重點(diǎn)就是用VHD來實(shí)現(xiàn)DDS勺功能,能夠達(dá)到高精度的輸出,同時(shí)標(biāo)準(zhǔn)波形數(shù)據(jù)生成存放在R

10、OM中，可以簡(jiǎn)化運(yùn)算過程，提高運(yùn)算速度，加快反應(yīng)時(shí)間。DAC0832轉(zhuǎn)換器DAC0832是雙列直插式8位D/A轉(zhuǎn)換器，在電品&中DAC083縱接成單緩沖器方式。它的ILE,VCC8腳與+5V相連,CS,XFER,WR2,WR1腳,10腳與GNDf連,WRKCP信號(hào)相連。這樣DAC0832勺8位DACJ存器始終處于導(dǎo)通狀態(tài)，因此當(dāng)CP變成低電平時(shí)，數(shù)據(jù)線上的數(shù)據(jù)便可直接通過8位DACJ存器，并有其8位D/A轉(zhuǎn)換器進(jìn)行轉(zhuǎn)換。圖3:DAC0832芯片弓|腳圖LM358芯片LM358是常用的雙運(yùn)，LM358里面包括有兩個(gè)高增益、獨(dú)立的、內(nèi)部頻率補(bǔ)償?shù)碾p運(yùn)放，適用于電壓范圍很寬的單電源，而且也適用于雙電

11、源工作方式，它的應(yīng)用范圍包括傳感放大器、直流增益模塊和其他所有可用單電源供電的使用運(yùn)放的地方使用。圖5：頂層文件仿真圖OUT11X1N1HN-1|in句faj-pIGNO4圖4:LM358芯片引腳圖.程序模塊設(shè)計(jì)、仿真結(jié)果分析波形發(fā)生器可以由頂層模塊、分頻模塊、時(shí)鐘模塊、正弦波產(chǎn)生模塊、三角波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊組成。頂層模塊頂層文件將已經(jīng)設(shè)計(jì)的各個(gè)模塊聯(lián)系在一起成為一個(gè)整體，實(shí)驗(yàn)時(shí)使用QuartusH9.0編寫VHDL程序?qū)崿F(xiàn)頂層文件設(shè)計(jì)。頂層文件仿真圖如下5:分頻模塊根據(jù)DAC0832輸出控制時(shí)序，利用接口電路圖，DAC083犯8位的D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1s,又因?yàn)?/p>

12、FPGA勺系統(tǒng)時(shí)鐘為50MHz必須對(duì)其進(jìn)行分頻處理，實(shí)驗(yàn)使用100分頻，實(shí)驗(yàn)時(shí)使用QuartusH9.0編寫VHDL?序生成時(shí)鐘分頻器。VHDL?序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYwxm_CLKISPORT(CLK:INSTD_LOGIC;EN,EN1,EN2:INSTD_LOGIC;CLKOUT:OUTSTD_LOGIC);END;ARCHITECTUREBEHAVEOFwxm_CLKISSIGNALCNT:STD_LOGIC_VECTOR(19DOWNTO0);SIGN

13、ALEN3,EN4,EN5:STD_LOGIC;SIGNALEN6:STD_LOGIC_VECTOR(2DOWNTO0);BEGINEN6=EN3&EN4&EN5;PROCESS(EN)BEGINIFENEVENTANDEN=0THENIFEN3=0THENEN3=1;ELSEEN3=0;ENDIF;ENDIF;ENDPROCESS;PROCESS(EN1)BEGINIFEN1EVENTANDEN1=0THENIFEN4=0THENEN4=1;ELSEEN4=0;ENDIF;ENDIF;ENDPROCESS;PROCESS(EN2)BEGINIFEN2EVENTANDEN2=0THENIFEN

14、5=0THENEN5=1;ELSEEN54THENCNT0);CLKOUT2THENCLKOUT=1;CNT=CNT+1;ELSECNT8THENCNT0);CLKOUT4THENCLKOUT=1;CNT=CNT+1;ELSECNT16THENCNT0);CLKOUT8THENCLKOUT=1;CNT=CNT+1;ELSECNT30THENCNT0);CLKOUT15THENCLKOUT=1;CNT=CNT+1;ELSECNT62THENCNT0);CLKOUT31THENCLKOUT=1;CNT=CNT+1;ELSECNT124THENCNT0);CLKOUT62THENCLKOUT=1;C

15、NT=CNT+1;ELSECNT250THENCNT0);CLKOUT125THENCLKOUT=1CNT=CNT+1;ELSECNT500THENCNT0);CLKOUT250THENCLKOUT=1;CNT=CNT+1;ELSECNT=CNT+1;ENDIF;ENDIF;ENDPROCESS;END;時(shí)鐘模塊：crit1024elkqF9.Dinrt1圖6VHDLE序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;PORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(

16、9DOWNTO0);END;ARCHITECTUREBHVOFCNT1024ISSIGNALQ1:STD_LOGIC_VECTOR(9DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLKEVENTANDCLK=1THENQ1=Q1+1;ENDIF;ENDPROCESS;Q=Q1;END;正弦波產(chǎn)生模塊該模塊輸入信號(hào)由時(shí)鐘(clk)和復(fù)位信號(hào)(reset)構(gòu)成，當(dāng)信號(hào)發(fā)生器選擇信號(hào)(sel2.0)為4時(shí),該模塊輸出端(q9.0)對(duì)外輸出。模塊振幅隨時(shí)鐘的變化階梯性遞增,輸出波形參數(shù)可以通過程序進(jìn)行設(shè)定。VHDLW為：LIBRARYieee;USEieee.std_logic_

17、1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYcyy_sinISPORT(address:INSTD_LOGIC_VECTOR(9DOWNTO0);clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDcyy_sin;ARCHITECTURESYNOFcyy_sinISSIGNALsub_wire0:STD_LOGIC_VECTOR(9DOWNTO0);COMPONENTaltsyncramGENERIC(clock_enable_input_a:STRING;clock_enable_ou

18、tput_a:STRING;init_file:STRING;intended_device_family:STRING;lpm_hint:STRING;lpm_type:STRING;numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;width_byteena_a:NATURAL);PORT(clock0:INSTD_LOGIC;address_a:INSTD_LOGIC_VECTOR(9DOWNTO0);q

19、_a:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDCOMPONENT;BEGINqBYPASS,clock_enable_output_a=BYPASS,init_file=E:/wxm/wxm_sin.mif,intended_device_family=CycloneII,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,numwords_a=1024,operation_mode=ROM,outdata_aclr_a=NONE,outdata_reg_a=CLOCK0,widthad_a=10,width_a=10

20、,width_byteena_a=1)PORTMAP(clock。=clock,address_a=address,q_a=sub_wire0);ENDSYN;仿真結(jié)果：_2. w ms工耳 at ns_m 一 、.勺業(yè)塢.羋 n.單也 so.世 如二2” 一一.雄一n . 一 總用嗎三角波廣生模塊該模塊輸入信號(hào)由時(shí)鐘（clk）和復(fù)位信號(hào)（reset）構(gòu)成，當(dāng)信號(hào)發(fā)生器選擇信號(hào)（sel2.0）為2時(shí),該模塊輸出端（q9.0）對(duì)外輸出。模塊內(nèi)計(jì)數(shù)器隨時(shí)鐘先遞增后遞減，波形隨之先遞增后遞減，輸出波形參數(shù)可以通過程序進(jìn)行設(shè)定。VHDL1序LIBRARYieee;USEieee.std_logic_1

21、164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYcyy_sjISPORT(address:INSTD_LOGIC_VECTOR(9DOWNTO0);clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDcyy_sj;ARCHITECTURESYNOFcyy_sjISSIGNALsub_wire0:STD_LOGIC_VECTOR(9DOWNTO0);COMPONENTaltsyncramGENERIC(clock_enable_input_a:STRING;clock_enable_output

22、_a:STRING;init_file:STRING;intended_device_family:STRING;lpm_hint:STRING;lpm_type:STRING;numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;width_byteena_a:NATURAL);PORT(clock0:INSTD_LOGIC;address_a:INSTD_LOGIC_VECTOR(9DOWNTO0);q_a:O

23、UTSTD_LOGIC_VECTOR(9DOWNTO0);ENDCOMPONENT;BEGINqBYPASS,clock_enable_output_a=BYPASS,init_file=E:/wxm/wxm_sj.mif,intended_device_family=CycloneII,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,numwords_a=1024,operation_mode=ROM,outdata_aclr_a=NONE,outdata_reg_a=CLOCK0,widthad_a=10,width_a=10,widt

24、h_byteena_a=1)PORTMAP(clock。=clock,address_a=address,q_a=sub_wire0);ENDSYN;仿真結(jié)果:-ndm 寸丁dk9 MEnwrnmmrrn-nn-Anr.r.rrnmirmmrvmmrnrrrrn-mrvmir,5ll蜉電口*e -九勺H心7*3包 r j i .而鑰門】 l.itfn】方波產(chǎn)生模塊該模塊輸入信號(hào)由時(shí)鐘(clk)和復(fù)位信號(hào)(reset)構(gòu)成，當(dāng)信號(hào)發(fā)生器選擇信號(hào)(sel2.0)為5時(shí),該模塊/&出端(q9.0)對(duì)外輸出。模塊振幅隨時(shí)鐘的變化持續(xù)變?yōu)楦唠娖交虻碗娖剑敵霾ㄐ螀?shù)可以通過程序進(jìn)行設(shè)定。VHLIBRAR

25、Yieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYcyy_squareISPORT(address:INSTD_LOGIC_VECTOR(9DOWNTO0);clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDcyy_square；ARCHITECTURESYNOFcyy_squareISSIGNALsub_wire0:STD_LOGIC_VECTOR(9DOWNTO0);COMPONENTaltsyncramGENERIC(clock_enab

26、le_input_a:STRING;clock_enable_output_a:STRING;init_file:STRING;intended_device_family:STRING;lpm_hint:STRING;lpm_type:STRING;numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;widtha:NATURAL;width_byteena_a:NATURAL);PORT(clock0:INSTD_LOGIC;address_

27、a:INSTD_LOGIC_VECTOR(9DOWNTO0);q_a:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDCOMPONENTBEGINqBYPASS,clock_enable_output_a=BYPASS,init_file=E:/wxm/wxm_square.mif,intended_device_family=CycloneII,lpm_hint=ENABLE_RUNTIME_MOD=NO,lpm_type=altsyncram,numwords_a=1024,operation_mode=ROM,outdata_aclr_a=NONE,outdata_re

28、g_a=CLOCK0,widthad_a=10,width_a=10,width_byteena_a=1)PORTMAP(clock0=clock,address_a=address,q_a=sub_wire0);ENDSY；N仿真結(jié)果：鋸齒波產(chǎn)生模塊VHDLW：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYcyy_jcISPORT(address:INSTD_LOGIC_VECTOR(9DOWNTO0);clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR

29、(9DOWNTO0);ENDcyy_jc;ARCHITECTURESYNOFcyy_jcISSIGNALsub_wire0:STD_LOGIC_VECTOR(9DOWNTO0);COMPONENTaltsyncramGENERIC(clock_enable_input_a:STRING;clock_enable_output_a:STRING;init_file:STRING;intended_device_family:STRING;lpm_hint:STRING;lpm_type:STRING;numwords_a:NATURAL;operation_mode:STRING;outdata_aclr_a:STRING;outdata_reg_a:STRING;widthad_a:NATURAL;width_a:NATURAL;width_byteena_a:NATURAL);PORT(clock0:INSTD_LOGIC;address_a:INSTD_LOGIC_VECTOR(9DOWNTO0);q_a:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDCOMPONENT;