LVDS_LVPECL培訓(xùn)講學(xué)

1、Good is good, but better carries it.精益求精，善益求善。LVDS_LVPECL-LVDS與LVPECL信號(hào)之間的連接HYPERLINK/mon.php?action=viewspace&op=up&itemid=74037&uid=562315上一篇/HYPERLINK/mon.php?action=viewspace&op=next&itemid=74037&uid=562315下一篇2010-08-1822:36:14/個(gè)人分類(lèi)：HYPERLINK/?uid-562315-action-spacelist-type-blog-itemtypeid-661

2、7硬件家園查看(1920)/評(píng)論(0)LVDS到LVPECL得連接也分為直流耦合和交流耦合兩種方式。直流耦合方式：LVDS到LVPECL得直流耦合結(jié)構(gòu)中需要加一個(gè)電阻網(wǎng)絡(luò)，該電阻網(wǎng)絡(luò)完成直流電平得轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECL得輸入電平為VCC-1.3V。LVDS的輸出是以地為基準(zhǔn)，而LVPECL的輸入是以電源為基準(zhǔn)，這就要求考慮電阻網(wǎng)絡(luò)時(shí)應(yīng)注意輸出電位不應(yīng)對(duì)供電電源敏感；另一個(gè)問(wèn)題是需要在功耗和速度方面折衷考慮，如果電阻阻值取的比較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS的輸出性能容易受電源的波動(dòng)影響；還有一個(gè)問(wèn)題就是要考慮電阻網(wǎng)絡(luò)與傳輸線(xiàn)的匹配。電阻轉(zhuǎn)換網(wǎng)絡(luò)

3、如下所示：LVDS到LVPECL的轉(zhuǎn)換需要滿(mǎn)足如下方程式。電壓VCC在3.3V時(shí)，解上面方程得：R1=374ohm，R2=249ohm，R3=402ohm，VA=1.2V，VB2.0V，RIN=49ohm，Gain=0.62。LVDS得最小差分輸出信號(hào)擺幅為500mV，在上面結(jié)構(gòu)中加到LVPECL輸入端得信號(hào)擺幅變?yōu)?10mV，該幅度低于LVPECL的輸入標(biāo)準(zhǔn)。但大多數(shù)LVPECL電路輸入端有較高的增益。耦合方式如下所示。交流耦合方式：LVPECL芯片內(nèi)有直流偏置情況：LVPECL芯片內(nèi)沒(méi)有直流偏置情況：LVPECL信號(hào)與LVDS信號(hào)之間的連接HYPERLINK/mon.php?action=

4、viewspace&op=up&itemid=74031&uid=562315上一篇/HYPERLINK/mon.php?action=viewspace&op=next&itemid=74031&uid=562315下一篇2010-08-1822:02:18/個(gè)人分類(lèi)：HYPERLINK/?uid-562315-action-spacelist-type-blog-itemtypeid-6617硬件家園查看(1357)/評(píng)論(0)LVPECL到LVDS的連接方式有直流耦合和交流耦合兩種方式。直流耦合方式：LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個(gè)電阻網(wǎng)絡(luò)，設(shè)計(jì)網(wǎng)絡(luò)時(shí)需要考慮以下幾點(diǎn)：首先，

5、我們知道當(dāng)負(fù)載是50ohm接到VCC-2V時(shí)，LVPECL的輸出性能是最優(yōu)的，因此我們考慮該電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；然后我們還要考慮該電阻網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號(hào)經(jīng)衰減后仍能落在LVDS的有效輸入范圍內(nèi)。注意LVDS的輸入差分阻抗為100ohm，或者每個(gè)單端到虛擬地為50ohm，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等。分壓電阻網(wǎng)絡(luò)如下所示：要完成由LVPECL到LVDS的邏輯轉(zhuǎn)換，需要滿(mǎn)足如下方程式。解方程得：R1=182ohm，R2=48ohm，R3=48ohm，VA1.14V，RAC=51.8ohm，RDC=62.8ohm，Gain=0.

6、337。連接方式如下：交流耦合情況：LVPECL到LVDS的交流耦合如下圖所示，LVPECL的輸出端到地需加直流偏置電阻(142ohm到200ohm),同時(shí)信號(hào)通道上一定要串接50ohm電阻，以提供一定衰減。LVDS的輸入端到地需加5Kohm電阻，以提供近似0.86V的共模電壓。LVPECL與LVPECL信號(hào)之間的連接2010-08-1622:07:41HYPERLINK/mon.php?action=viewspace&op=up&itemid=73815&uid=562315上一篇|HYPERLINK/mon.php?action=viewspace&op=next&itemid=7381

7、5&uid=562315下一篇HYPERLINK/?uid-562315-action-spacelist-type-blog-itemtypeid-6617硬件家園/HYPERLINK/html/15/562315-73815.htmllxspace-tracks查看(3221)/HYPERLINK/html/15/562315-73815.htmllxspace-itemreply評(píng)論(0)/HYPERLINK/html/15/562315-73815.htmllxspace-itemform評(píng)分(0/0)LVPECL與LVPECL信號(hào)之間的連接分為直流耦合方式和交流耦合方式兩種。直流耦合

8、方式：直流耦合時(shí)，LVPECL負(fù)載一般考慮是通過(guò)50ohm接到VCC-2V的電源上，一般該電源是不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡(luò)做等效電路。等效網(wǎng)絡(luò)如下圖所示：上圖中，各器件應(yīng)滿(mǎn)足如下方程式：HYPERLINK/batch.download.php?aid=12556t_blank在3.3V供電時(shí)，電阻按5%精度選取，R1為130ohm，R2為82ohm。而在5V供電時(shí)，R1為82ohm，R2為130ohm。如下圖所示：交流耦合方式：LVPECL在交流耦合輸出到50ohm的終端負(fù)載時(shí)，要考慮LVPECL的輸出端加一直流偏置電阻。LVPECL的輸出工模電壓需固定在VCC-1.3V，在選

9、擇直流偏置電阻時(shí)僅需該電阻能夠提供14mA到地的通路，這樣R1=(VCC-1.3V)/14mA。在3.3V供電時(shí)，R1=142ohm，5V供電時(shí)，R1=270ohm。然而這種方式給出的交流負(fù)載阻抗低于50ohm，在實(shí)際應(yīng)用種，3.3V供電時(shí)，R1可以從142ohm到200ohm之間選取，5V供電時(shí)，R1可以從270ohm到350ohm之間選取，原則是讓輸出波形達(dá)到最佳。交流耦合方式如下圖所示：上圖中應(yīng)滿(mǎn)足如下公式：由上面的公式可知，此種耦合方式的直流功耗比較大，如果對(duì)功耗有要求時(shí)，可以用(b)所示電路。計(jì)算如下：LVPECL交流耦合另外有兩種改進(jìn)結(jié)構(gòu)，一種是在信號(hào)通路上串接一個(gè)電阻，從而可以增

10、大負(fù)載阻抗使之接近50ohm；另一種方式是在直流偏置通道上串接電感，以減小該偏置通道影響交流阻抗。LVPECL信號(hào)原理2010-08-1421:27:47HYPERLINK/mon.php?action=viewspace&op=up&itemid=73659&uid=562315上一篇|HYPERLINK/mon.php?action=viewspace&op=next&itemid=73659&uid=562315下一篇HYPERLINK/?uid-562315-action-spacelist-type-blog-itemtypeid-6617硬件家園/HYPERLINK/html/15

11、/562315-73659.htmllxspace-tracks查看(4335)/HYPERLINK/html/15/562315-73659.htmllxspace-itemreply評(píng)論(0)/HYPERLINK/html/15/562315-73659.htmllxspace-itemform評(píng)分(0/0)HYPERLINK/batch.download.php?aid=12515t_blankLVPECL即LowVoltagePositiveEmitter-CoupleLogic，也就是低壓正發(fā)射極耦合邏輯，使用3.3V或2.5V電源，LVPECL是由PECL演變而來(lái)的，PECL即Po

12、sitiveEmitter-CoupleLogic，也就是正發(fā)射極耦合邏輯的意思，使用5.0V電源，而PECL是由ECL演變而來(lái)的，ECL即Emitter-CoupleLogic，也就是發(fā)射極耦合邏輯，ECL有兩個(gè)供電電壓VCC和VEE。當(dāng)VEE接地時(shí)，VCC接正電壓時(shí)，這時(shí)的邏輯稱(chēng)為PECL；當(dāng)當(dāng)VCC接地時(shí)，VEE接負(fù)電壓時(shí)，這時(shí)的邏輯成為NECL，VEE一般接-5.2V電源；一般狹義的ECL就是指NECL。ECL分類(lèi)：HYPERLINK/batch.download.php?aid=12515t_blankECL/PECL/LVPECL邏輯的優(yōu)點(diǎn)：1.輸出阻抗低(68ohm)，輸出阻抗高

13、(可以看作無(wú)窮大)，所以驅(qū)動(dòng)能力特別強(qiáng)，它可以驅(qū)動(dòng)50130ohm特征阻抗的傳輸線(xiàn)而交流特性并沒(méi)有明顯的改變。由于驅(qū)動(dòng)能力強(qiáng)，所以支持更遠(yuǎn)距離的傳輸，所以背板走線(xiàn)或長(zhǎng)線(xiàn)纜傳輸基本上都使用ECL邏輯。2.ECL器件對(duì)電壓和溫度的變化不如TTL和CMOS器件敏感，ECL時(shí)鐘驅(qū)動(dòng)器產(chǎn)生的各路時(shí)鐘的并發(fā)性更好，skew更小。3.相對(duì)于同為差分信號(hào)的LVDS，ECL支持的速率更高，受工藝的限制，LVDS的邏輯很少有高于1.5GHz的應(yīng)用，而ECL可以應(yīng)用高于10GHz的場(chǎng)合，可以說(shuō)，高于5GHz的場(chǎng)合，基本上是ECL和CML的天下。在所有的數(shù)字電路中，ECL的工作速度最高，其延時(shí)小于1ns，在中小規(guī)模集

14、成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用4.對(duì)傳輸線(xiàn)阻抗的適應(yīng)范圍更寬。LVDS屬于電流型驅(qū)動(dòng)，其終端的100ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號(hào)的擺幅，終端電阻的阻值必須取100ohm，為了保證較好的信號(hào)完整性，LVDS的傳輸線(xiàn)阻抗也必須精確控制在50ohm，否則容易產(chǎn)生反射等SI問(wèn)題。ECL/PECL/LVPECL邏輯的缺點(diǎn)：跟它的優(yōu)點(diǎn)一樣，ECL的缺點(diǎn)也很明顯，那就是功耗大，噪聲容限小，抗干擾能力弱。ECL電路的邏輯擺幅只有0.8V，直流噪聲容限只有200mV?？梢哉f(shuō)，ECL的高速性能是用高功耗、低噪聲容限為代價(jià)換來(lái)的。PECL的標(biāo)準(zhǔn)輸出負(fù)載是50ohm至VCC-2V的

15、電平上，在這種負(fù)載條件下，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，OUT+與OUT-的輸出電流為14mA。PECL的輸出電路結(jié)構(gòu)：PECL的輸入是一個(gè)具有高輸入阻抗的差分對(duì)，該差分對(duì)的共模電壓需要偏置到VCC-1.3V，這樣允許的輸入信號(hào)電平動(dòng)態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路，使用時(shí)直接連接即可，有的芯片沒(méi)有加，使用時(shí)需要在芯片外部加直流偏置。PECL的輸入電路結(jié)構(gòu)：PECL的邏輯電平指標(biāo)：LVDS信號(hào)原理2010-08-1321:03:28HYPERLINK/mon.php?action=viewspace&op=up&itemid=73580&uid=562315上一

16、篇|HYPERLINK/mon.php?action=viewspace&op=next&itemid=73580&uid=562315下一篇HYPERLINK/?uid-562315-action-spacelist-type-blog-itemtypeid-6617硬件家園/HYPERLINK/html/15/562315-73580.htmllxspace-tracks查看(1974)/HYPERLINK/html/15/562315-73580.htmllxspace-itemreply評(píng)論(0)/HYPERLINK/html/15/562315-73580.htmllxspace-itemform評(píng)分(0/0)HYPERLINK/batch.download.php?aid=12513t_blankLVDS即LowVoltageDifferentialSignaling的縮寫(xiě)，是當(dāng)今流行最廣泛的低壓差分信號(hào)之一，它具有功耗低、抗擾性好，最新的LVDS標(biāo)準(zhǔn)能夠?qū)崿F(xiàn)3Gbps以上的數(shù)據(jù)速率。LVDS信號(hào)的擺幅只有350mV。3.3VLVDS線(xiàn)驅(qū)動(dòng)器的輸入電平對(duì)于邏輯0為0.0VDC到0.8VDC、對(duì)于邏輯1為2.0VDC到3.0VDC。0.8VDC和2.0VDC之間的輸入電平公平定義，