EDA市場(chǎng)空間有望打開

1、EDA 與芯片產(chǎn)業(yè)緊密相關(guān)EDA 與芯片設(shè)計(jì)流程對(duì)應(yīng)EDA 技術(shù)包含硬件、語言、工具等要素。EDA 技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒募夹g(shù)。本文中所指的 EDA 主要為設(shè)計(jì)工具，即 EDA 軟件。圖表1： EDA 關(guān)鍵要素包含內(nèi)容關(guān)鍵要素內(nèi)容設(shè)計(jì)載體大規(guī)?？删幊?/p>

2、邏輯器件（PLD，包括 PAL、GAL 等）表達(dá)方式硬件描述語言（VHDL 和 Verilog 等）設(shè)計(jì)工具開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)（CAD、CAE、EDA 軟件）覆蓋環(huán)節(jié)電子系統(tǒng)到硬件系統(tǒng)（邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真、對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等）資料來源：CSDN、EDA 主要功能與芯片設(shè)計(jì)流程對(duì)應(yīng)。EDA 系統(tǒng)包含設(shè)計(jì)輸入子模塊，設(shè)計(jì)數(shù)據(jù)庫子模塊，分析驗(yàn)證子模塊，綜合仿真子模塊，布局布線子模塊等。通過各個(gè)模塊解決芯片設(shè)計(jì)流程中涉及的設(shè)計(jì)、驗(yàn)證、仿真、布線等問題。圖表2： EDA 子模塊資料來源：CSDN、芯片設(shè)計(jì)的多個(gè)環(huán)節(jié)均需要

3、 EDA 的參與全定制流程 vs 半定制流程全定制設(shè)計(jì)流程（從電路原理圖到 GDSII 文件），包括電路圖、電路仿真、版圖設(shè)計(jì)、版圖驗(yàn)證環(huán)節(jié)，一般用于設(shè)計(jì)模擬電路和數(shù)?；旌想娐?。在版圖驗(yàn)證后芯片設(shè)計(jì)環(huán)節(jié)結(jié)束，物理版圖以 GDS II 格式的文件交付給代工廠，進(jìn)入芯片制造環(huán)節(jié)。具體定制流程如下圖：圖表3： 芯片全定制設(shè)計(jì)流程資料來源：CSDN、半定制的設(shè)計(jì)流程（從 RTL 到 GDSII 文件），包括 RTL 代碼輸入、功能仿真、邏輯綜合、形式驗(yàn)證、時(shí)序/功耗/噪聲分析，物理綜合、版圖驗(yàn)證環(huán)節(jié)，一般用于設(shè)計(jì)數(shù)字電路。其中前端將 HDL 語言轉(zhuǎn)換成門級(jí)網(wǎng)表，后端將門級(jí)網(wǎng)表實(shí)現(xiàn)成版圖。具體定制流程

4、如下圖：圖表4： 芯片半定制設(shè)計(jì)流程資料來源：CSDN、前端 vs 后端前端設(shè)計(jì)是指把電路設(shè)計(jì)實(shí)體化的過程，也稱邏輯設(shè)計(jì)，在數(shù)字電路設(shè)計(jì)中體現(xiàn)為 RTL 語言描述設(shè)計(jì)，在模擬電路設(shè)計(jì)中體現(xiàn)為電路圖設(shè)計(jì)。此外前端工作還包含前端驗(yàn)證（通過邏輯或者電路仿真來驗(yàn)證設(shè)計(jì)是否符合預(yù)期），一般前端工作花費(fèi)較多時(shí)間和精力。常用工具包含 Synospys 的 VCS，Verdi，Cadence 的 Jasper，Virtuoso 等。芯片前端設(shè)計(jì)演進(jìn)過程。早期技術(shù)人員通過畫圖，使用集合方法制造用于電路光繪的專用膠帶（Photo plotter）；1986 年 Aart de Geus 發(fā)明邏輯綜合工具，芯片設(shè)計(jì)

5、抽象層次提升，該技術(shù)將寄存器傳輸級(jí)描述 RTL 綜合為門級(jí) HDL 文件；2004 年，芯片前端設(shè)計(jì)在綜合前加入版圖的布局規(guī)劃信息，然后調(diào)用庫信息和約束條件，生成帶有布局信息的門級(jí)設(shè)計(jì)結(jié)果。后端設(shè)計(jì)也稱物理設(shè)計(jì)，指把設(shè)計(jì)進(jìn)一步轉(zhuǎn)化成版圖。在數(shù)字電路設(shè)計(jì)中體現(xiàn)為把 RTL 語言描述的邏輯設(shè)計(jì)轉(zhuǎn)化為網(wǎng)表，并進(jìn)一步做成布局布線 GDS。對(duì)于模擬電路，體現(xiàn)為將電路圖轉(zhuǎn)化為版圖，并進(jìn)一步進(jìn)行后端驗(yàn)證，常用工具包括 Synopsys 的 Design Compiler，IC Compiler，Cadence 的 Innovus，Mentor Graphics 的 Calibre 等。芯片后端設(shè)計(jì)演進(jìn)過程。

6、早期技術(shù)人員進(jìn)行手工布線；第一代布局布線系統(tǒng)產(chǎn)生后，布局、時(shí)鐘樹和布線開始獨(dú)立運(yùn)行；IC Compiler 推出后通過并發(fā)式的物理設(shè)計(jì)，能夠提供時(shí)序、區(qū)域、耗電量、測(cè)試性與良率共同一致的最佳化方案，并且能夠與 sign-off 相互關(guān)聯(lián)性整合。2014 年，形成多線程基礎(chǔ)架構(gòu)，引進(jìn)了創(chuàng)新設(shè)計(jì)存儲(chǔ)功能和部署設(shè)計(jì)規(guī)劃功能。EDA 產(chǎn)品不斷迭代，發(fā)展至今底層技術(shù)穩(wěn)定初期：手工設(shè)計(jì)到 ICCAD 階段（1970s）EDA 出現(xiàn)之前主要通過手工完成電路圖的輸入、布局和布線。技術(shù)人員依靠手工在坐標(biāo)紙上描繪版圖-輸入到圖形發(fā)生器-用“刻紅膜”的方式制做光刻版。這個(gè)時(shí)期產(chǎn)品特征為 EDA附屬于 CAD。早期的

7、 EDA 產(chǎn)品附屬在機(jī)械 CAD 供應(yīng)商之下，利用計(jì)算機(jī)輔助進(jìn)行電路原理圖編輯，PCB 布局布線，使得設(shè)計(jì)師從高度重復(fù)繁雜的繪圖勞動(dòng)中解脫。主要功能在于交互圖形編輯，晶體管級(jí)版圖設(shè)計(jì)、布局布線、設(shè)計(jì)規(guī)則檢查，門級(jí)電路模擬和驗(yàn)證等。商業(yè)模式為軟硬件一體化。代表如 Applicon、CALMA、CV、 Tango 布線軟件等芯片制造依靠 MOS 工藝。此時(shí)芯片制造過程特征為電路集成度不高（幾百到上千個(gè)晶體管），需求較簡(jiǎn)單。EDA 的硬件載體：70s 中期可編程邏輯技術(shù)及器件問世，為 EDA 提供了設(shè)計(jì)載體的基礎(chǔ)，開發(fā)人員嘗試將設(shè)計(jì)工程自動(dòng)化，出現(xiàn)電路布線布局工具。商業(yè)化時(shí)期：ICCAD 到 EDA

8、 階段（1980s）該時(shí)期產(chǎn)品特征是具有了獨(dú)立的 EDA 產(chǎn)品，商業(yè)化加速。三巨頭誕生 Mentor、Cadence、 Synopsy。主要功能是以邏輯摸擬、定時(shí)分析、故障仿真、自動(dòng)布局布線為核心，重點(diǎn)解決電路設(shè)計(jì)的功能檢測(cè)等問題，使設(shè)計(jì)能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能。80 年代后期，EDA 工具可以進(jìn)行初級(jí)的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。全線 EDA 工具與系統(tǒng)仿真（1990s）該時(shí)期產(chǎn)品特征是出現(xiàn)功能強(qiáng)大的全線 EDA 工具。包括高級(jí)語言描述、系統(tǒng)級(jí)仿真和綜合技術(shù)。主要功能在于支持系統(tǒng)級(jí)設(shè)計(jì)，是全線 EDA 工具。支持硬件描述語言的 EDA 工具的出現(xiàn),實(shí)現(xiàn)從系統(tǒng)行為級(jí)描述到系

9、統(tǒng)綜合、系統(tǒng)仿真與系統(tǒng)測(cè)試，真正實(shí)現(xiàn)設(shè)計(jì)的自動(dòng)化。商業(yè)模式是軟件模式為主，IP 模式。設(shè)計(jì)思想為從電路設(shè)計(jì)轉(zhuǎn)向系統(tǒng)設(shè)計(jì)。全定制、半定制設(shè)計(jì)，ASIC 設(shè)計(jì)，標(biāo)準(zhǔn)單元庫、門陣列、可編程邏輯陣列等出現(xiàn)；“自頂向下”（Top Down）設(shè)計(jì)理念成為主流，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來完成 。IP 模式發(fā)展，推動(dòng) EDA 產(chǎn)業(yè)發(fā)展。IP 模式由 ARM 公司在 90 年代開創(chuàng)，即將各種設(shè)計(jì)庫虛擬化，形成可重復(fù)利用的、具有特定功能的集成電路模塊，并將其授權(quán)給其他企業(yè)使用，交付的產(chǎn)品以數(shù)字形式存在。經(jīng)過 90 年代的快速發(fā)展，市場(chǎng)規(guī)模由 1988 年的數(shù)千美元上升至 2003 年的超過十億美

10、元。圖表5： 90 年代 IP 模式迅速發(fā)展資料來源：Gartner，EDA1.0：底層技術(shù)穩(wěn)定，效率提升（2000s-至今）底層技術(shù)穩(wěn)定。經(jīng)過三十余年的發(fā)展，以硬件語言、IP 模塊復(fù)用、邏輯綜合為代表的 EDA底層技術(shù)基本保持穩(wěn)定。從抽象層級(jí)角度看，經(jīng)歷了晶體管級(jí)到門級(jí)電路到 RTL 語言的改變后，目前抽象層級(jí)停留在 RTL 集群的層次。疊加式創(chuàng)新推動(dòng) EDA 效率提升。1）疊加式創(chuàng)新。基于 FPGA 的驗(yàn)證，可靠性驗(yàn)證，遠(yuǎn)程服務(wù)器運(yùn)行 EDA 等疊加式創(chuàng)新提升 EDA 設(shè)計(jì)效率；2）電子技術(shù)進(jìn)一步融入 EDA。在仿真驗(yàn)證和設(shè)計(jì)兩個(gè)層面支持標(biāo)準(zhǔn)硬件語言的 EDA 軟件功能更加強(qiáng)大，電子技術(shù)全

11、方位融入EDA，功能仿真、時(shí)序分析、集成電路自動(dòng)測(cè)試等功能增強(qiáng)。3）可編程邏輯器件變化。更大規(guī)模的可編程邏輯器件不斷推出，系統(tǒng)級(jí)、行為級(jí)硬件描述語言更加高效。全球 EDA 市場(chǎng)規(guī)模約為百億美元，市場(chǎng)集中度高全球 EDA 市場(chǎng)規(guī)模約百億美元EDA整體市場(chǎng)規(guī)模在百億美元級(jí)別。據(jù)ESD Alliance，2020 年全球EDA 市場(chǎng)規(guī)模達(dá)到114.6億美元，其中半導(dǎo)體 IP 市場(chǎng)規(guī)模為 40.5 億美元，CAE 為 36.6 億美元，物理設(shè)計(jì)與驗(yàn)證市場(chǎng)規(guī)模 23.4 億美元。半導(dǎo)體 IP 及 CAE 為其中最重要的兩個(gè)細(xì)分市場(chǎng)。圖表6： EDA 細(xì)分市場(chǎng)規(guī)模(億美元)CAEIC物理設(shè)計(jì)與驗(yàn)證PCB和

12、MCM（印刷電路板和多芯片模塊）SIP（半導(dǎo)體IP）服務(wù)1401201008060402001996199820002002200420062008201020122014201620182020資料來源：ESD Alliance、進(jìn)入 21 世紀(jì)，半導(dǎo)體 IP 市場(chǎng)迅速發(fā)展。從市場(chǎng)結(jié)構(gòu)看，據(jù) ESD Alliance 數(shù)據(jù)，進(jìn)入 21世紀(jì)后，半導(dǎo)體 IP 市場(chǎng)規(guī)模占比顯著上升，占比從 2002 年的 3%上升至 2020 年的 35%，成為 EDA 細(xì)分市場(chǎng)中最重要的細(xì)分市場(chǎng)。IC 物理設(shè)計(jì)和驗(yàn)證市場(chǎng)規(guī)模占比穩(wěn)定在 20%左右，CAE 市場(chǎng)規(guī)模占比則從 1996 年的 57%下降至 2020

13、 年的 32%。圖表7： EDA 細(xì)分市場(chǎng)占比100%90%80%70%60%50%40%30%20%10%0%CAEIC物理設(shè)計(jì)與驗(yàn)證PCB和MCM（印刷電路板和多芯片模塊）SIP（半導(dǎo)體IP）服務(wù)1996199820002002200420062008201020122014201620182020資料來源：ESD Alliance、EDA 市場(chǎng)格局較為集中全球 EDA 市場(chǎng)呈現(xiàn)三龍頭格局。Synopsys 市場(chǎng)份額呈現(xiàn)上升趨勢(shì)，Cadence 市場(chǎng)份額穩(wěn)定在 20%左右，Mentor 市場(chǎng)份額較為穩(wěn)定，穩(wěn)定在 15%-20%。從市場(chǎng)集中度看，全球 EDA市場(chǎng)集中度較高，1996 年至 2

14、016 年始終維持在 52%以上，最高達(dá) 80%（2008 年）。中國(guó) EDA 市場(chǎng)競(jìng)爭(zhēng)格局較為集中。據(jù)賽迪智庫，2018-2020 年中國(guó) EDA 市場(chǎng) CR3 分別為 77.1%、77.4%、77.7%。競(jìng)爭(zhēng)格局較為集中，Synopsys、Cadence、Simens（收購 Mentor）三巨頭合計(jì)占據(jù)了 77%以上的市場(chǎng)份額。三巨頭中，Synopsys、Cadence 處于領(lǐng)先地位，2018-2020 市場(chǎng)份額均在 30%左右。Synopsys Mentor CadenceSynopsysAnsysCadence Keysight Eesof14.40%Simens EDA其他4.30%

15、15.80%3.20%4.70%15.90%3.50%4.80%16.60%3.30%30.20%31.10%32%31.10%30.40%29.10%14.20%15.40%圖表8： 全球 EDA 市場(chǎng)份額圖表9： 中國(guó) EDA 市場(chǎng)份額40%35%30%25%20%15%10%5%0%1996 1998 2000 2002 2004 2006 2008 2010 2012 2014 2016 2018 2020100%90%80%70%60%50%40%30%20%10%0%201820192020資料來源：ESD Alliance、公司年報(bào)、資料來源：賽迪智庫、公司年報(bào)、2016 年以來

16、 EDA 龍頭全球 IP 市場(chǎng)份額呈現(xiàn)上升趨勢(shì)。據(jù) Gartner，全球 IP 市場(chǎng)中 ARM占據(jù)絕對(duì)領(lǐng)先地位，EDA 龍頭 Synopsys 及 Cadence 市場(chǎng)份額自 2016 年以來來同樣呈現(xiàn)上升趨勢(shì)，Synopsys 的全球 IP 市場(chǎng)份額從 2016 年 的 13.1%上升到 2020 年的 19.2%， Cadence 的全球市場(chǎng)份額從 2016 年的 3.2%上升至 2020 年的 6.0%。圖表10： 全球 IP 市場(chǎng)份額ARM SynopsysCadence48.4%43.2%45.7%46.2%44.7%40.8%41.0%24.0%17.0%17.5%18.2%19.

17、2%13.9%13.2%13.1%14.7%8.0%5.0%5.1%4.0%3.2%4.0%5.2%5.9%6.0%60%50%40%30%20%10%0%200320072013201520162017201820192020資料來源：Gartner、Synopsys（新思科技）新思科技是全球排名第一的電子設(shè)計(jì)自動(dòng)化(EDA) 解決方案提供商，全球排名第一的芯片接口 IP 供應(yīng)商，同時(shí)也是信息安全和軟件質(zhì)量的全球領(lǐng)導(dǎo)者。作為半導(dǎo)體、人工智能、汽車電子及軟件安全等產(chǎn)業(yè)的核心技術(shù)驅(qū)動(dòng)者，新思科技的技術(shù)一直深刻影響著當(dāng)前全球五大新興科技創(chuàng)新應(yīng)用：智能汽車、物聯(lián)網(wǎng)、人工智能、云計(jì)算和信息安全。新思科

18、技成立于 1986 年，總部位于美國(guó)硅谷，目前擁有 14,800 多名員工，分布在全球 132 個(gè)分支機(jī)構(gòu)。新思科技近十年總收入持續(xù)增長(zhǎng)。2011 至 2020 新思科技營(yíng)業(yè)總收入穩(wěn)步增長(zhǎng)。2020 年全年公司實(shí)現(xiàn)營(yíng)業(yè)收入約 36.85 億元。業(yè)務(wù)的整體增長(zhǎng)是收入增長(zhǎng)的主要驅(qū)動(dòng)因素。2018 年開始公司凈利潤(rùn)增速轉(zhuǎn)正，回歸增長(zhǎng)通道。2011-2017 年公司凈利潤(rùn)增速波動(dòng)較大，2018 年同比增速 216.7%，開始重新回歸正增長(zhǎng)通道，2018、2020 年均實(shí)現(xiàn)了 20%以上的增長(zhǎng)。圖表11： Synopsys 年度總收入變化趨勢(shì)圖表12： Synopsys 年度凈利潤(rùn)變化趨勢(shì)百萬美元總收入

19、（百萬美元）增速(%)百萬美元 217% 532433259267221248182 36%22623% 25%5%18% 137-13%-18%-49%凈利潤(rùn)（百萬美元）同比增速（%，右軸）4,0003,5003,0002,5002,0001,5001,00050016% 14.4% 14.5% 3,685 12.5% 3,361 11.7% 3,1212,7252,4232,2421,962 2,0571,7561,5368.0%4.9%9.0%7.7%9.7%14%12%10%8%6%4%2%700600500400300200100663250%200%150%100%50%0%-50

20、%00%2011 2012 2013 2014 2015 2016 2017 2018 2019 202002011 2012 2013 2014 2015 2016 2017 2018 2019 2020-100%資料來源：公司年報(bào)、資料來源：公司年報(bào)、新思科技產(chǎn)品線主要分為三類：EDA、IP 和系統(tǒng)集成、軟件完整性：1、EDA。EDA 系統(tǒng)被用來設(shè)計(jì)和測(cè)試集成電路(ICs)，也被稱為芯片，是半導(dǎo)體產(chǎn)業(yè)鏈的最上游技術(shù)。2、IP 和系統(tǒng)集成。IP 和集成系統(tǒng)是一種預(yù)先設(shè)計(jì)的電路，工程師使用它們作為大型芯片設(shè)計(jì)的組件來替代自己設(shè)計(jì)這些電路。3、軟件完整性。軟件完整性提供了一個(gè)全面的解決方案，可以

21、將安全性、質(zhì)量和法規(guī)遵從性測(cè)試構(gòu)建到客戶的軟件開發(fā)生命周期和供應(yīng)鏈中。Cadence（鏗騰電子）全球 EDA 三大龍頭之一：Cadence 成立于 1988 年，總部位于美國(guó)加利福尼亞州，有約8800 名全職員工，是電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵領(lǐng)先供應(yīng)商。該公司旨在運(yùn)用其智能系統(tǒng)將軟件、硬件、IP 核的設(shè)計(jì)概念變?yōu)楝F(xiàn)實(shí)。圖表13： Cadence 年度總收入變化趨勢(shì)圖表14： Cadence 年度凈利潤(rùn)變化趨勢(shì)百萬美元總收入（百萬美元）同比增速（%，右軸）百萬美元 凈利潤(rùn)（百萬美元）同比增速（%，右軸）3,0002,5002,0001,5001,000500050%40%30%20%10%0

22、%-10%-20%-30%199119931995199719992001200320052007200920112013201520172019-40%1,5001,0005000(500)(1,000)(1,500)(2,000)600%400%200%0%-200%-400%-600%199119931995199719992001200320052007200920112013201520172019-800%資料來源：公司年報(bào)、資料來源：公司年報(bào)、Cadence 為電子設(shè)計(jì)者們提供端到端的解決方案。包括模擬和數(shù)字電路的設(shè)計(jì)、模擬、實(shí)現(xiàn)、驗(yàn)證、仿真，IP 設(shè)計(jì)和 IC 封裝；先進(jìn)、安全

23、的軟件和 PCB 的系統(tǒng)設(shè)計(jì)，分析電路板和系統(tǒng)的電磁和電熱效應(yīng)以及半導(dǎo)體器件的協(xié)同優(yōu)化；用于處理設(shè)計(jì)大規(guī)模并行計(jì)算的智能 IP。Cadence 的客戶主要來自于五個(gè)行業(yè)領(lǐng)域：5G 通信、航天與國(guó)防、汽車電子解決方案、超大規(guī)模計(jì)算。圖表15： Cadence 主要產(chǎn)品矩陣資料來源：公司官網(wǎng)、Mentor Graphic（明導(dǎo)國(guó)際）明導(dǎo)國(guó)際公司是一家電子自動(dòng)化(EDA)軟件和硬件公司，也是電路板解決方案的市場(chǎng)領(lǐng)導(dǎo)者。 2016 年被西門子并購。該公司主要提供電子設(shè)計(jì)自動(dòng)化先進(jìn)系統(tǒng)電腦軟件與模擬硬件系統(tǒng)，用于自動(dòng)設(shè)計(jì)、分析及測(cè)試電子系統(tǒng)與零組件的電子硬體與嵌入式系統(tǒng)軟體。該公司向全球銷售其產(chǎn)品，主要

24、面向軍工及航空、通訊、電腦、消費(fèi)電子、半導(dǎo)體、網(wǎng)絡(luò)、多媒體及運(yùn)輸行業(yè)的公司。西門子于 2016 年收購了 Mentor Graphic，將其業(yè)務(wù)與西門子原有的工業(yè)軟件相結(jié)合，推動(dòng)西門子電子半導(dǎo)體領(lǐng)域的產(chǎn)品發(fā)展。圖表16： Mentor Graphic 年度總收入變化趨勢(shì)圖表17： Mentor Graphic 年度凈利潤(rùn)變化趨勢(shì)百萬美元百萬美元 總收入（百萬美元）同比增速（%，右軸）1,4001,2001,00080060040020019891991199319951997199920012003200520072009201120132015020%15%10%5%0%-5%-10%-15

25、%200150100500(50)(100)(150)凈利潤(rùn)（百萬美元）同比增速（%，右軸）3000%2500%2000%1500%1000%500%0%-500%19891991199319951997199920012003200520072009201120132015-1000%資料來源：公司年報(bào)、資料來源：公司年報(bào)、芯片產(chǎn)業(yè)變化或?qū)⑼粕?EDA 市場(chǎng)規(guī)模進(jìn)一步提升芯片需求量及 EDA 價(jià)值占比共同上升，EDA 市場(chǎng)空間或進(jìn)一步提升數(shù)字化轉(zhuǎn)型持續(xù)推進(jìn)，芯片需求量有望進(jìn)一步上升。數(shù)字經(jīng)濟(jì)高速增長(zhǎng)，新興應(yīng)用有快速落地，芯片需求量或?qū)⒊掷m(xù)上升。據(jù)中國(guó)信通院，2020 年我國(guó)數(shù)字經(jīng)濟(jì)規(guī)模達(dá)到

26、39.2 萬億元，占我國(guó) GDP 比重 38.6%。據(jù)綜研院預(yù)測(cè)，我國(guó)數(shù)字經(jīng)濟(jì)規(guī)模 2021-2025CAGR 為 15%，據(jù)此推算 2025 年我國(guó)數(shù)字經(jīng)濟(jì)規(guī)模有望達(dá)到 78.8 億元。假設(shè) 2021-2025 我國(guó) GDP 復(fù)合增速 7%，至 2025 年數(shù)字經(jīng)濟(jì)市場(chǎng)規(guī)模占 GDP 的比重有望突破 50%。圖表18： 數(shù)字經(jīng)濟(jì)重要性持續(xù)提升(萬億元)數(shù)字經(jīng)濟(jì)規(guī)模占GDP比重908070605040302010020052008201120142015201620172018201920202025E60%50%40%30%20%10%0%注：2021-2025 中國(guó)數(shù)字經(jīng)濟(jì) CAGR 預(yù)測(cè)

27、來自綜研院，中國(guó) 2021-2025 GDP 復(fù)合增速預(yù)測(cè)采用 7%資料來源：中國(guó)信通院中國(guó)數(shù)字經(jīng)濟(jì)發(fā)展白皮書 2021、綜研院、預(yù)測(cè)數(shù)字經(jīng)濟(jì)快速發(fā)展，國(guó)產(chǎn)芯片市場(chǎng)規(guī)模有望持續(xù)提升。隨著 5G 推動(dòng)下萬物互聯(lián)的逐步落地，各類系統(tǒng)芯片需求有望逐步釋放，我們預(yù)計(jì)隨著數(shù)字經(jīng)濟(jì)的發(fā)展，我國(guó)芯片市場(chǎng)規(guī)模占數(shù)字經(jīng)濟(jì)的比重有望加速上升。根據(jù)國(guó)務(wù)院相關(guān)規(guī)劃，至 2025 年我國(guó)芯片自給率達(dá)到70%，據(jù)此推算，至 2025 年我國(guó)國(guó)產(chǎn)芯片市場(chǎng)規(guī)模有望達(dá)到 1.7 萬億元，達(dá)到 2020 年的10 倍以上，國(guó)產(chǎn)芯片市場(chǎng)規(guī)模有望持續(xù)提升。圖表19： 國(guó)產(chǎn)芯片市場(chǎng)規(guī)模有望持續(xù)提升中國(guó)芯片市場(chǎng)規(guī)模（億元）國(guó)產(chǎn)芯片自給率

28、國(guó)產(chǎn)市場(chǎng)規(guī)模（億元）占數(shù)字經(jīng)濟(jì)比重20164336-1.9%20175411-2.0%20186532-2.1%20197562-2.1%2020884816%13892.3%2025E2365470%165573.0%注：2025 年自給率數(shù)據(jù)來自國(guó)務(wù)院相關(guān)規(guī)劃，資料來源：中國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)、國(guó)務(wù)院新時(shí)期促進(jìn)集成電路產(chǎn)業(yè)和軟件產(chǎn)業(yè)高質(zhì)量發(fā)展的若干政策、預(yù)測(cè)EDA 市場(chǎng)規(guī)模占比有望持續(xù)上升。EDA 市場(chǎng)規(guī)模與全球半導(dǎo)體銷售額之間的比值，反映芯片產(chǎn)業(yè)的價(jià)值構(gòu)成中 EDA 占據(jù)的份額大小。從歷史數(shù)據(jù)看進(jìn)入 21 世紀(jì)以來，該比值總體上經(jīng)歷了 2002-2010 的下降周期，以及 2010 年以來的

29、上升周期。隨著后摩爾時(shí)代到來，我們認(rèn)為 EDA 將在其中扮演更加重要的角色。我們將驅(qū)動(dòng) EDA 市場(chǎng)規(guī)模變化的因素拆解為量與價(jià)，該變化將表現(xiàn)為量?jī)r(jià)的共同驅(qū)動(dòng)推動(dòng) EDA 市場(chǎng)規(guī)模占比進(jìn)一步上升。圖表20： EDA 市場(chǎng)規(guī)模與全球半導(dǎo)體銷售額比值(億美元)5,0004,5004,0003,5003,0002,5002,0001,5001,0005000EDA市場(chǎng)規(guī)模全球半導(dǎo)體銷售額比值2.7%2.6%2.5%2.4%2.3%2.2%2.1%2.0%1.9%1.8%2018201920201.7%199920002001200220032004200520062007200820092010201

30、1201220132014201520162017資料來源：ESD Alliance、全球半導(dǎo)體貿(mào)易統(tǒng)計(jì)組織、后摩爾時(shí)代，芯片設(shè)計(jì)客戶群體或?qū)⑦M(jìn)一步拓展新的芯片生產(chǎn)模式推動(dòng)客戶群體變化。芯片生產(chǎn)模式從 IDM 模式向 Fabless-Foundry 模式轉(zhuǎn)變。隨著 ASIC 的發(fā)展，電路設(shè)計(jì)半定制方法興起。芯片設(shè)計(jì)產(chǎn)品的客戶群體隨之變化。包括：1）IDM：集芯片設(shè)計(jì)、芯片制造、芯片封裝和測(cè)試等多個(gè)產(chǎn)業(yè)鏈環(huán)節(jié)于一身；2） Fabless：只負(fù)責(zé)芯片的電路設(shè)計(jì)與銷售；將生產(chǎn)、測(cè)試、封裝等環(huán)節(jié)外包；3）Foundary：只負(fù)責(zé)制造、封裝或測(cè)試的其中一個(gè)環(huán)節(jié)；不負(fù)責(zé)芯片設(shè)計(jì)；可以同時(shí)為多家設(shè)計(jì)公司提供

31、服務(wù)，但受制于公司間的競(jìng)爭(zhēng)關(guān)系。圖表21： 芯片生產(chǎn)設(shè)計(jì)模式變化資料來源：CSDN、各公司官網(wǎng)、后摩爾時(shí)代客戶數(shù)量或拓展至系統(tǒng)級(jí)廠商。從晶圓廠營(yíng)收構(gòu)成情況看，據(jù) Mentor 及 IC Insight 數(shù)據(jù)，來自系統(tǒng)廠商的收入占比從 2010 年的 2%上升到 2018 年的 16%。2012-2018年來自系統(tǒng)廠商/Fablesss 廠商/IDM 廠商的收入 CAGR 分別達(dá)到 70%/6%/9%。后摩爾時(shí)代，芯片制程進(jìn)步帶來的性能提升速度有所減緩，根據(jù)特殊場(chǎng)景定制、優(yōu)化芯片的設(shè)計(jì)方法或?qū)⑦M(jìn)一步推廣，EDA 廠商的服務(wù)對(duì)象或?qū)⑦M(jìn)一步拓展至系統(tǒng)廠商。隨著 EDA 的客戶群體進(jìn)一步向系統(tǒng)廠商拓展

32、，EDA 的市場(chǎng)規(guī)模有望進(jìn)一步提升。1%21%2%18%2%17%5%19%19%19%19%17%16%67%圖表22： 晶圓廠營(yíng)收構(gòu)成（分來源）2%22%100%90%80%70%60%50%40%30%20%10%0%fablessIDMsystem 9%10%12% 76% 77% 80% 81% 76% 72% 71% 69% 201020112012201320142015201620172018資料來源：Mentor、IC insight，圖表23： EDA 市場(chǎng)發(fā)展資料來源：芯片復(fù)雜度進(jìn)一步上升，后摩爾時(shí)代 EDA 客單價(jià)有望上升芯片制程進(jìn)步推動(dòng) EDA 變革。芯片制程的進(jìn)步使

33、晶體管數(shù)量呈現(xiàn)指數(shù)型增長(zhǎng)，設(shè)計(jì)難度也隨之迅速提升，推動(dòng)了 EDA 產(chǎn)品的發(fā)展。隨著芯片制程進(jìn)一步突破，當(dāng)前進(jìn)入 14nm 制程后，芯片設(shè)計(jì)中為防漏電等問題，硬性規(guī)則增加，EDA 所能實(shí)現(xiàn)的變通空間受壓縮，EDA行業(yè)面臨變革。圖表24： 芯片制程變革過程資料來源：電路與系統(tǒng)簡(jiǎn)史、后摩爾時(shí)代產(chǎn)業(yè)變革對(duì) EDA 提出更高的要求，或推動(dòng) EDA 客單價(jià)上升。后摩爾時(shí)代產(chǎn)業(yè)發(fā)展路徑中，延續(xù)摩爾、擴(kuò)展摩爾、超越摩爾分別從縮小器件尺寸、集成、新材料方面推動(dòng)芯片性能的提升，而與之相匹配的是對(duì) EDA 更高的要求，包含效率提升，整體解決方案，方法學(xué)創(chuàng)新等。為了滿足后摩爾時(shí)代對(duì) EDA 提出的更高要求，EDA 產(chǎn)

34、品持續(xù)升級(jí)，包括更強(qiáng)的計(jì)算性能，系統(tǒng)級(jí)別的整合方案與分析能力等，隨著產(chǎn)品不斷迭代，功能持續(xù)增強(qiáng)，客單價(jià)有望進(jìn)一步上升。圖表25： 電子技術(shù)的發(fā)展需要新一代的 EDA資料來源：電路與系統(tǒng)簡(jiǎn)史、數(shù)字前端重要性凸顯。數(shù)字化社會(huì)趨勢(shì)下，新興應(yīng)用爆發(fā)，系統(tǒng)芯片向先進(jìn)制程演進(jìn)。據(jù) IBS，驗(yàn)證相關(guān)成本（包含驗(yàn)證軟件、原型驗(yàn)證、物理驗(yàn)證等）在芯片設(shè)計(jì)總成本中的占比會(huì)逐步提升。而早期驗(yàn)證工作有助于減少試錯(cuò)成本，因此數(shù)字前端驗(yàn)證的重要性或?qū)⑦M(jìn)一步凸顯。據(jù) IBS，至 2025 年我國(guó)驗(yàn)證 EDA 市場(chǎng)規(guī)?；蜻_(dá)到 71.1 億美元，超過其他 EDA的總和。圖表26： 芯片成本結(jié)構(gòu)變化圖表27： 中國(guó) EDA 市場(chǎng)

35、規(guī)模IP Qualification Physical ValidationArchitecture SoftwareVerification Prototype(百萬美元) 600500400300(億美元)驗(yàn)證EDA其他EDA中國(guó)整體EDA CAGR：66.5%中國(guó)驗(yàn)證EDA CAGR：83%1201008060200100022nm16nm7nm40205nm 020192025資料來源：IBS、資料來源：IBS、EDA 市場(chǎng)或進(jìn)入 2.0 時(shí)代。EDA 2.0 (EDaaS)是解決芯片需求劇增和設(shè)計(jì)人才缺口的關(guān)鍵路徑。EDA 1.X 難以滿足應(yīng)用系統(tǒng)廠商需求，而 EDA 2.0 不僅可

36、以大幅度提高芯片設(shè)計(jì)效率，還能降低芯片設(shè)計(jì)技術(shù)門檻，普惠芯片設(shè)計(jì)，擴(kuò)大芯片設(shè)計(jì)人群，同時(shí)解決芯片需求增長(zhǎng)缺口。圖表28： EDA2.0資料來源：EDA2.0 白皮書、行業(yè)發(fā)展趨勢(shì)一：云+EDAEDA+云主要包括五大部件：IT 資源、CAD 環(huán)境、EDA 軟件、IP（知識(shí)產(chǎn)權(quán)）、PDK（工藝設(shè)計(jì)套件）。從云化程度來看，可以分為算力上云到生態(tài)鏈跨界融合六大過程。EDA 與云結(jié)合包括 EDA 上云與云原生 EDA 兩種方式。EDA 上云指將 EDA 軟件部署于云服務(wù)器，有助于通過彈性算力池解決動(dòng)態(tài)資源調(diào)配的問題。EDA 上云主要面臨的問題在于將軟件部署于云的過程中存在的云端通信、安全、資源調(diào)配等問題

37、。云原生則是軟硬件架構(gòu)深度調(diào)整，除彈性算力調(diào)配的優(yōu)勢(shì)外，還擁有后臺(tái)一體化、數(shù)據(jù)一體化、支持異構(gòu)計(jì)算等優(yōu)勢(shì)，云原生模式在支持研發(fā)協(xié)同、數(shù)據(jù)利用方面具有一定的優(yōu)勢(shì)。圖表29： EDA+云的兩種方式資料來源：芯片設(shè)計(jì)規(guī)模增長(zhǎng)，算力需求提升隨著工藝越來越先進(jìn)，芯片設(shè)計(jì)規(guī)模愈發(fā)龐大，EDA 廠商對(duì)服務(wù)器與算力的需求也與日俱增。規(guī)模的增大使得設(shè)計(jì)、邏輯綜合、物理驗(yàn)證到 Signoff 等各個(gè)階段對(duì) cpu 和內(nèi)存要求越來越高。在芯片項(xiàng)目的早期以及中期，服務(wù)器資源需求還可控。一旦到了項(xiàng)目后期，全芯片的前仿、后仿、PV、時(shí)序修復(fù)等算力需求火力全開，使得服務(wù)器不堪重負(fù)。芯片設(shè)計(jì)流程中，對(duì)于算力的需求在仿真環(huán)節(jié)體

38、現(xiàn)得尤為明顯。在如今的尖端制造工藝節(jié)點(diǎn)上，DRC（Design Rule Check，設(shè)計(jì)規(guī)則檢查）已經(jīng)不只是簡(jiǎn)單的 DRC 了，還牽扯到 eqDRC、多重曝光（Multi-patterning）、模式匹配等問題；LVS（Layout Versus Schematic，一致性檢查）則需要加上 ESD 檢查、可靠性檢查之類的問題。不僅檢查操作數(shù)量在增加，類型也在擴(kuò)展，節(jié)點(diǎn)迭代造成的算力需求增長(zhǎng)還在持續(xù)。圖表30： 芯片設(shè)計(jì)流程中仿真環(huán)節(jié)對(duì)算力的需求越來越大資料來源：EDA+云有助于提供彈性算力及研發(fā)協(xié)同EDA+云帶來的好處主要體現(xiàn)在三個(gè)層面：1、彈性算力支持。工藝進(jìn)步帶來算力需求暴增，芯片設(shè)計(jì)企

39、業(yè)若按照傳統(tǒng)的自采自用，在這方面的投入將是巨大的。芯片設(shè)計(jì)企業(yè)自己購買一臺(tái)服務(wù)器，假設(shè)要用 100 個(gè)小時(shí)進(jìn)行芯片仿真驗(yàn)證，而云上的 100 臺(tái)服務(wù)器資源，1 小時(shí)就能完成相同工作量。2、算力智能調(diào)度。傳統(tǒng) IT 模式下，通常都是先構(gòu)建一個(gè)固定規(guī)模的集群，然后提交任務(wù)，資源規(guī)劃問題較為復(fù)雜。云計(jì)算模式下，考慮制造工藝節(jié)點(diǎn)迭代等因素，根據(jù)項(xiàng)目進(jìn)度來智能規(guī)劃算力分配。3、便于研發(fā)協(xié)同。很多芯片企業(yè)在全國(guó)甚至全球設(shè)立研發(fā)中心，不同研發(fā)中心之間進(jìn)度難以協(xié)同。云端芯片設(shè)計(jì)方案下，不同中心的研發(fā)進(jìn)度可以在云端實(shí)現(xiàn)實(shí)時(shí)更新，通過云桌面形式可以實(shí)現(xiàn)設(shè)計(jì)協(xié)同。圖表31： EDA 上云通過彈性付費(fèi)實(shí)現(xiàn)降本增效資料

40、來源：海外廠商 EDA+云的探索已逐步展開EDA 上云過程主要由三大海外 EDA 巨頭引領(lǐng)，按云化節(jié)點(diǎn)可以分為概念探索和運(yùn)化落地兩個(gè)階段。早在 2011 年 EDA 上云就開始被當(dāng)時(shí)市場(chǎng)的主要參與者們提起，Synopsys 首先提出 EDA+公有云的理念，但當(dāng)時(shí)的巨頭們并沒有真正邁出云化的步伐，EDA 上云更多停留在概念階段。2018 年之后，EDA 上云才真正有了落地實(shí)踐，開始步入正軌。圖表32： 海外 EDA 供應(yīng)商云化過程資料來源：Synopsys 官網(wǎng)、Cadence 官網(wǎng)、Mentor Graphic 官網(wǎng)、概念探索階段，市場(chǎng)主要參與者們對(duì)于 EDA 上云仍存在疑慮。2011 年，S

41、ynopsys 首先提出 EDA 公有云，但彼時(shí) Synopsys 和 Cadence 都提到，“云計(jì)算尚不適用于定制化很強(qiáng)的工作流”。當(dāng)時(shí)不同的 EDA、IP 供應(yīng)商之間幾乎沒有合作，同時(shí)究竟哪些代碼能上云尚難理清，芯片設(shè)計(jì)企業(yè)在對(duì)安全問題表現(xiàn)得較為謹(jǐn)慎。2014 年全球無晶圓廠半導(dǎo)體行業(yè)龍頭 eSilicon 提出 2020 年前將全面上云，成為一個(gè) Serverless 的公司。2015 年 IBM 與 SiCAD合作，提出基于自家的云基礎(chǔ)設(shè)施來提供工具，用戶按時(shí)間、流量付費(fèi)。2018 年 EDA 上云進(jìn)程的重要分界點(diǎn)，三巨頭幾乎同時(shí)發(fā)布了自己的云上 EDA 產(chǎn)品：1、2018 年 6

42、月 8 日，Mentor 宣布推出定制化驗(yàn)證云仿真平臺(tái)Veloce Strato，可直接在 AWS上按需訪問。該平臺(tái)在廣泛的部署場(chǎng)景中擴(kuò)展了硬件仿真的可用性，使得半導(dǎo)體公司可以訪問用于 SoC 和系統(tǒng)級(jí)系統(tǒng)驗(yàn)證的硬件仿真。2、2018 年 6 月 25 日，Cadence 發(fā)布 Cadence Cloud Portfolio，組合中的工具包括：電路仿真、電源和 EM 分析、邏輯仿真、形式驗(yàn)證、物理驗(yàn)證、時(shí)序簽核、提取、電源完整性和庫表征等。臺(tái)積電、亞馬遜、微軟和谷歌都是其合作伙伴。3、2018 年 6 月 26 日，Google 在設(shè)計(jì)自動(dòng)化大會(huì)上首次展示云上 EDA，并在 Google Cl

43、oud上實(shí)現(xiàn)了Synopsys VCS 仿真解決方案；同年 10 月宣布已與臺(tái)積電、AWS 和Azure 合作，提供基于云的簡(jiǎn)化 IC 設(shè)計(jì)環(huán)境。2018 年之后，EDA 上云進(jìn)程進(jìn)一步深化。2019 年 3 月，Synopsys 和三星宣布聯(lián)合推出首個(gè)支持云的產(chǎn)品。通過三星 SAFE 云設(shè)計(jì)平臺(tái)提供的 Synopsys 產(chǎn)品包括設(shè)計(jì)實(shí)施、簽核和驗(yàn)證等產(chǎn)品，涵蓋了完整的 RTL-to-GDSII 流程。2019 年 4 月，Cadence 發(fā)布了CloudBurst 平臺(tái)，6 月又發(fā)布了Cloud Passport 合作伙伴項(xiàng)目。2019 年6 月，Microsoft Azure和 Mento

44、r 及臺(tái)積電在 10 小時(shí)內(nèi)驗(yàn)證了AMDEPYC 上的大尺寸 Radeon Instinct Vega20 集成電路設(shè)計(jì)，成為產(chǎn)業(yè)多方共同成就“云中 EDA”的一個(gè)典型案例。2020 年 7 月新思科技宣布與臺(tái)積電和微軟的合作已經(jīng)實(shí)現(xiàn)了一項(xiàng)突破性的、可高度擴(kuò)展的云上時(shí)序 signoff 流程。總結(jié)來看，全球半導(dǎo)體企業(yè)上云進(jìn)程表現(xiàn)為如下格局：圖表33： 全球半導(dǎo)體企業(yè)上云進(jìn)程資料來源：速石科技官網(wǎng)，行業(yè)發(fā)展趨勢(shì)二：AI+EDAAI 在 EDA 中的應(yīng)用處于增強(qiáng)智能階段AI 在EDA 中的應(yīng)用處于增強(qiáng)智能階段。華美半導(dǎo)體協(xié)會(huì)（CASPA）2017 年會(huì)期間，Cadence公司工程師 David W

45、hite 提出 AI/ML 的采用過程可以分為四個(gè)階段，分別為快速模式、增強(qiáng)智能、假設(shè)最優(yōu)、全機(jī)器自動(dòng)化，目前將機(jī)器學(xué)習(xí)應(yīng)用到 EDA 方面，處于增強(qiáng)智能階段。圖表34： AI 在 EDA 中應(yīng)用的不同階段資料來源：CASPA、確定芯片 Block 布局是芯片設(shè)計(jì)過程中最復(fù)雜的階段，核心目標(biāo)是使功率、性能和面積最小化，即 PPA（Power、Performance and Area）最小化。計(jì)算機(jī)芯片通常分為數(shù)十個(gè)Block，每個(gè) Block 都是一個(gè)單獨(dú)的模塊，例如內(nèi)存子系統(tǒng)、計(jì)算單元或控制邏輯系統(tǒng)等。這些 Block 可以通過網(wǎng)表，以及宏（Macro，即內(nèi)存組件）和標(biāo)準(zhǔn)單元（NAND、NO

46、R 和 XOR 等邏輯門）等電路組件圖來描述，而所有這些組件均通過導(dǎo)線連接。確定芯片 Block 布局的過程通常稱為芯片的布局規(guī)劃，是芯片設(shè)計(jì)過程中最復(fù)雜，也是耗時(shí)最久的階段之一，涉及到將網(wǎng)表放置在芯片的畫布（2D 網(wǎng)格）上，以便盡量使 (PPA) 最小化。圖表35： 芯片設(shè)計(jì)中 Block 放置過程資料來源：Nature、AI 可以基于神經(jīng)網(wǎng)絡(luò)模型，將布局問題作為一個(gè)強(qiáng)化學(xué)習(xí)（RL）問題，用機(jī)器學(xué)習(xí)的方式快速給出最優(yōu)的布局方案。人類專家使用現(xiàn)有的布局工具進(jìn)行設(shè)計(jì)需要耗費(fèi)數(shù)周時(shí)間，才能產(chǎn)生滿足多方面設(shè)計(jì)標(biāo)準(zhǔn)的解決方案。這個(gè)問題的復(fù)雜性來自于 Netlist 圖的大?。ò藬?shù)百萬到數(shù)十億個(gè)節(jié)點(diǎn)

47、）以及計(jì)算過程帶來的高昂成本。而 AI 方法下，可以將芯片布局問題稱為強(qiáng)化學(xué)習(xí)（RL）問題，并在該問題中訓(xùn)練一個(gè)代理（例如 RL 策略網(wǎng)絡(luò)）來優(yōu)化放置。此方法可以在 6 小時(shí)內(nèi)生成優(yōu)于或可與人類專家芯片設(shè)計(jì)師媲美的芯片布局，并大幅縮短所需時(shí)間。圖表36： 使用 AI 模型訓(xùn)練前后芯片布局對(duì)比資料來源：Chip Placement with Deep Reinforcement Learning、在谷歌 2020 年 4 月發(fā)布的論文Chip Placement with Deep Reinforcement Learning中，谷歌使用AI 方法對(duì)芯片布局進(jìn)行實(shí)際檢驗(yàn)，發(fā)現(xiàn)從多個(gè)維度來看布局效

48、率均有所提升。在實(shí)證中，谷歌選擇人類專家布局和最前沿的 RePlAce 方法作為基準(zhǔn)與 AI 方法進(jìn)行對(duì)比，從耗費(fèi)時(shí)間、芯片面積、功率、線長(zhǎng)和擁擠程度五個(gè)維度得分情況來看，AI 方法表現(xiàn)出色，大多數(shù)情況下效果優(yōu)于人類和 RePlAce，在耗費(fèi)時(shí)間方面尤為出眾。圖表37： 谷歌 AI 模型芯片布局效率顯著高于人類和前沿算法資料來源：Chip Placement with Deep Reinforcement Learning、在整個(gè) IC 設(shè)計(jì)流程中，除了基礎(chǔ)的數(shù)字模擬設(shè)計(jì)之外，另一塊重要的任務(wù)來自驗(yàn)證，而AI 對(duì)于加速驗(yàn)證過程，縮短芯片設(shè)計(jì)周期起到了顯著促進(jìn)作用。以 Synopsys 為例，公

49、司于 2018 年 9 月初宣布，推出一種基于 AI 的最新形式驗(yàn)證應(yīng)用，即回歸模式加速器。可將設(shè)計(jì)和驗(yàn)證周期中的性能驗(yàn)證速度提高 10 倍，以驗(yàn)證復(fù)雜的芯片系統(tǒng) (SoC) 設(shè)計(jì)。傳統(tǒng)的集成電路芯片驗(yàn)證的測(cè)試方法是測(cè)試規(guī)則、架構(gòu)和規(guī)范等等，而在 AI 時(shí)代更多的是垂直應(yīng)用，需要進(jìn)行的驗(yàn)證也是在應(yīng)用層面。驗(yàn)證在應(yīng)用層面進(jìn)行，即需要技術(shù)仿真出 AI引擎，然后在 CPU 系統(tǒng)上把這些數(shù)據(jù)推送到 AI 引擎，可以產(chǎn)生一個(gè)虛擬的 PCI，也可以執(zhí)行用戶想要執(zhí)行的應(yīng)用，向用戶提供性能、功耗以及數(shù)據(jù)等。以自動(dòng)駕駛領(lǐng)域的應(yīng)用為例，Mentor 將自身的算法與西門子本身的軟件相結(jié)合，開發(fā)出了一個(gè)建模系統(tǒng)，可以

50、讓自動(dòng)駕駛的車輛在虛擬環(huán)境中駕駛以積累數(shù)據(jù)。如下圖所示，Simcenter Prescan 可以模擬道路環(huán)境、行人和路況，這些數(shù)據(jù)都會(huì)輸送到系統(tǒng)層面。Simcenter Amesim 可以讓模擬汽車動(dòng)力總成、底盤以及剎車或行駛的傳動(dòng)系統(tǒng)情況。圖表38： AI 時(shí)代更多的是垂直應(yīng)用，需要進(jìn)行的驗(yàn)證也是在應(yīng)用層面資料來源：公司官網(wǎng)、AI+EDA：海外巨頭已紛紛展開布局2020 年 Synopsys 推出 DSO.AI，以 AI 技術(shù)推動(dòng)芯片設(shè)計(jì)效率提升。DSO.ai 是“設(shè)計(jì)空間優(yōu)化 AI”的縮寫，代表了整個(gè)開發(fā)流程中最具挑戰(zhàn)性的芯片設(shè)計(jì)過程之一。具體來說，就是在設(shè)計(jì)和芯片技術(shù)選擇的巨大組合空間中

51、進(jìn)行搜索，以確定芯片設(shè)計(jì)圣杯的最佳配方：性能、功率和面積（PPA）。在四個(gè)初始設(shè)計(jì)項(xiàng)目中，使用 DSO.ai 技術(shù)能夠比現(xiàn)有的設(shè)計(jì)流程平均快 86%，并且使用更少的員工來完成，此外所有的項(xiàng)目都達(dá)到或超過了 PPA 的要求。圖表39： DSO.AI 助力計(jì)算過程資料來源：新思科技公眾號(hào)、Cadence 分別從 Inside 和 Outside 兩方面布局機(jī)器學(xué)習(xí)能力：Inside 注重于工具本身，力圖讓工具更智能，使得用戶獲得更好的 PPA 和更快的引擎；Outside 則注重于人，讓機(jī)器通過學(xué)習(xí)的方式積累經(jīng)驗(yàn)，減少人工干預(yù)，極大地釋放生產(chǎn)力。Outside 方面，2017 年 Cadence

52、推出 Vision C5 DSP，是業(yè)界第一個(gè)獨(dú)立的、自包含的 AI DSP IP 核，針對(duì)具有高可用性 AI 計(jì)算需求的視覺、雷達(dá)/激光雷達(dá)和融合傳感器應(yīng)用進(jìn)行了優(yōu)化。2018 年 11 月，Cadence 推出 Cadence Tensilica DNA100 處理器 IP，是首款深度神經(jīng)網(wǎng)絡(luò)加速器（DNA）AI 處理器 IP，無論小至 0.5 還是大到數(shù)百 TeraMAC（TMAC），均可實(shí)現(xiàn)高性能和高能效。圖表40： Cadence Vision C5 DSP圖表41： Cadence Tensilica DNA100 處理器 IP資料來源：公司官網(wǎng)、資料來源：公司官網(wǎng)、Inside

53、方面，2020 年 3 月，Cadence 發(fā)布業(yè)界首款基于機(jī)器學(xué)習(xí)引擎的新版數(shù)字全流程，數(shù)字全流程中的 iSpatial 技術(shù)可以精確預(yù)測(cè)完整布局對(duì) PPA 的優(yōu)化幅度，實(shí)現(xiàn) RTL，設(shè)計(jì)約束和布局布線的快速迭代，總功耗減少 6%，且設(shè)計(jì)周轉(zhuǎn)時(shí)間加快 3 倍。用戶可以使用統(tǒng)一的用戶界面和數(shù)據(jù)庫完成從 Genus 物理綜合到 Innovus 設(shè)計(jì)實(shí)現(xiàn)的無縫銜接。圖表42： Cadence 數(shù)字全流程的 iSpatial 技術(shù)資料來源：公司官網(wǎng)、國(guó)內(nèi) EDA 廠商梳理華大九天，中國(guó) EDA 產(chǎn)業(yè)的龍頭產(chǎn)業(yè)。華大九天成立于 2009 年，一直聚焦于 EDA 工具的開發(fā)、銷售及相關(guān)服務(wù)業(yè)務(wù)。公司主要

54、產(chǎn)品包括模擬電路設(shè)計(jì)全流程 EDA 工具系統(tǒng)、數(shù)字電路設(shè)計(jì) EDA 工具、平板顯示電路設(shè)計(jì)全流程 EDA 工具系統(tǒng)和晶圓制造 EDA 工具等 EDA軟件產(chǎn)品。公司主要從事 EDA 軟件的開發(fā)、銷售及相關(guān)服務(wù)：下游客戶主要為集成電路設(shè)計(jì)及制造領(lǐng)域企業(yè)。芯華章，由一支 EDA 創(chuàng)始團(tuán)隊(duì)于 2020 年 3 月創(chuàng)立，致力于提供新一代 EDA 智能工業(yè)軟件和系統(tǒng)的研發(fā)、銷售和技術(shù)服務(wù)。芯華章于 2021 年 6 月 15 日正式發(fā)布EDA 2.0 白皮書：明確下一代集成電路智能設(shè)計(jì)流程（EDA 2.0）目標(biāo)，并開創(chuàng)性地提出平臺(tái)服務(wù)模式EDaaS (Electronic Design as a Serv

55、ice)。芯和半導(dǎo)體，EDA 軟件、集成無源器件 IPD 和系統(tǒng)級(jí)封裝領(lǐng)域的領(lǐng)先供應(yīng)商，公司成立于 2010 年，前身為芯禾科技。2019 年 10 月，為了加強(qiáng)企業(yè)品牌建設(shè)，芯禾科技宣布在上海成立芯和半導(dǎo)體科技（上海）有限公司，并將芯禾科技納入芯和半導(dǎo)體旗下，正式啟用全新名稱芯和。概倫電子，大規(guī)模高精度集成電路仿真、高端半導(dǎo)體器件建模、半導(dǎo)體參數(shù)測(cè)試解決方案的廠商：概倫電子致力于推動(dòng)先進(jìn)工藝開發(fā)和高端芯片設(shè)計(jì)的深度聯(lián)動(dòng)，提升產(chǎn)業(yè)競(jìng)爭(zhēng)力。公司由行業(yè)資深團(tuán)隊(duì)于 2010 年成立，客戶群體覆蓋了眾多國(guó)際知名的集成電路設(shè)計(jì)與制造公司。國(guó)微思爾芯，多年來一直專注于集成電路電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域，

56、創(chuàng)立于 2004 年。國(guó)微思爾芯作為上海市重點(diǎn) EDA 企業(yè)和業(yè)內(nèi)知名的 EDA 解決方案專家，業(yè)務(wù)主要覆蓋原型驗(yàn)證、架構(gòu)設(shè)計(jì)和驗(yàn)證云。國(guó)微思爾芯客戶應(yīng)用包括 5G、數(shù)據(jù)中心、AI/ML 和自動(dòng)駕駛等大規(guī)模 SoC 設(shè)計(jì)。杭州廣立微電子股份有限公司，領(lǐng)先的集成電路 EDA 軟件與晶圓級(jí)電性測(cè)試設(shè)備供應(yīng)商，公司成立于 2003 年，專注于芯片成品率提升和電性測(cè)試快速監(jiān)控技術(shù)，是國(guó)內(nèi)外多家大型集成電路制造與設(shè)計(jì)企業(yè)的重要合作伙伴。多次獲獎(jiǎng)國(guó)家高新技術(shù)企業(yè)以及杭州市高新區(qū)（濱江）瞪羚企業(yè)。蘇州珂晶達(dá)電子有限公司，成立于 2011 年，從事科學(xué)計(jì)算軟件開發(fā)，集成電路輔助設(shè)計(jì)軟件開發(fā)和相關(guān)的技術(shù)服務(wù)?？蛻粢驯榧皣?guó)內(nèi)、歐美和亞太區(qū)域。公司主要服務(wù)于半導(dǎo)體 Foundry 和 Fabless 廠商，航天、國(guó)防行業(yè)元器件廠商，大專院校和研究院所。主要產(chǎn)品包括：半導(dǎo)體器件和工藝仿真（TCAD）軟件；輻射環(huán)境、輸運(yùn)和效應(yīng)仿真分析軟件；多物理數(shù)值仿真軟件；三維網(wǎng)格劃分和數(shù)據(jù)可視化軟件