時序約束只提供了設計需求課件

1、水煮FPGA傳統(tǒng)FPGA設計流程簡介 Field Programmable Gate Array 可編程邏輯器件 適合高密度，復雜時序邏輯 供應商：Xilinx、Altera、Actel、Lattice、QuicklogicFPGA?FPGA結構可編程IO可編程邏輯單元LUT（查找表）寄存器布線全局線（低Skew、強驅動）普通互連（長、短）專用進位鏈內(nèi)嵌功能單元PLL/DLLRAMDSPSERDESXC3S50 overviewIOBLan (global、short、long)RAM&DSPDCMSwitch boxCLBXC3S50 CLB overviewLUTRegister進位鏈電路

2、設計功能仿真綜合綜合后仿真布局布線布局布線后仿真板級仿真（optional）加載配置，在線調試FPGA設計流程FPGA設計平臺?XilinxISE 界面簡潔的工具接口AlteraQuarters II 高集成度的工具箱MAXPLUS II模型設計數(shù)字系統(tǒng)模型設計層次ESLBehavior levelRTL Gate level設計輸入SystemC, SystemVerilogHDL原理圖 simple網(wǎng)表 IP coreTOPDOWN高性能電路HDL描述1、提升頻率算法：并行、乒乓、流水線合理按排數(shù)據(jù)流結構：源邏輯復制，減少扇出2、減少資源、功耗資源共享，時鐘使能功能仿真ToolsModel

3、simVCSNCsimWorking in Test Bench建議在設計中估算并加入延時信息測試目標測試激勵測試監(jiān)控Test Bench綜 合將模型映射到現(xiàn)有資源ToolsSynplify Pro for most FPGAXST for xilinx FPGAQuartus for Altera FPGA可綜合HDL設計HDL是描述性語言，非設計語言，原則上先有電路后有HDL?？删C合的特點：可以直觀反應到一個或幾個具體的簡單電路上if()else mux2always ( posedge clk) begin DFFsendfor() ?ab ?傳說中可綜合的RTL不一定可綜合對應的映射區(qū)

4、間限制在FPGA現(xiàn)有的資源內(nèi)HDL模型優(yōu)化 我們的目標是，沒有不確定性 不要讓綜合器替你做決定用HDL設計描述你的設計盡量使用廠商所提供的庫使用綜合約束A+B+C+DorExample綜合約束模型優(yōu)化（speed、area）模型映射自由度設置方式：1、菜單選擇 for global2、HDL內(nèi)嵌入 for special3、約束文件編輯優(yōu)化目標優(yōu)化力度FSM選項資源識別Example綜合結果觀察1、綜合報告資源利用率最大設計速率 注意你的Warning2、RTL View/Technology View跟蹤、分析關鍵模塊、路徑Synplify Pro RTL overviewRTLviewTe

5、chnologyviewCritical pathNet/port/inst綜合后仿真目的：驗證綜合后的實際功能與模型所描述功能的一致性添加器件延時信息，初步驗證時序（optional）實 現(xiàn)流程布局單元放置物理綜合（optional）布線單元連接單元重放置組合邏輯優(yōu)化（復制，交換）時序邏輯優(yōu)化（復制，平衡）布局后仿真約束唯一人為干預實現(xiàn)過程的接口決定實現(xiàn)效果好壞的主要因素約束不會提升設計的最佳性能，同綜合一樣，它只增加實現(xiàn)過程的可控性，結果的唯一性PIN分配管腳、電壓標準驅動能力、速度輸入延遲端接阻抗TimingArea附加約束Area Constraint絕對位置 觸發(fā)器 LUT RAM/

6、DSP（primitive）絕對區(qū)域 模塊 group of primitive相對位置 觸發(fā)器 LUT RAM/DSP （primitive）相對區(qū)域 模塊指定布線 net區(qū)域約束Map結果模塊列表Floorplanner overview！區(qū)域約束主要目的是關聯(lián)耦合邏輯，減少后續(xù)布線壓力；其次是加大資源利用率。 ！靠的近信號延遲不一定就小，信號線上延遲主要來自線與線之間的轉接（如LUT，switch-box）。由于FPGA內(nèi)部連接的結構是橫縱兩向的，斜向的連接延遲會大于橫縱方向上最大跨度連接。所以，在做位置約束時盡量避免斜向；而區(qū)域約束要松，如果沒有資源上的顧慮，約束面積建議為所需的3倍以

7、上。！對時序的改善貢獻很小，緊的約束甚至有惡化時序的可能。Timing Constraint端口輸入輸出約束 IO端口時鐘約束單時鐘域約束 同步器件多時鐘域約束 關聯(lián)時鐘組Skew約束 同源時鐘線延遲約束 netTIG all設計的最高速度已經(jīng)由設計的構造和器件的性能決定，時序約束只提供了設計需求，明確了設計內(nèi)部各單元哪些需要被優(yōu)待，哪些可以隨意。所以，沒必要在時序上加上很緊的約束，跟自己的電腦過不去，還浪費青春，浪費電。適可而止才是正道。布局布線后驗證&仿真時序分析動態(tài)時序分析需要測試向量效率低覆蓋率不能保證靜態(tài)時序分析不需要外部測試激勵效率高全覆蓋精確度不高STA時序模型TPmin =Tcko +Tdelay +Tsetup -TskewTcko + Tdelay - Tskew TholdSlack = Tp - Tpmin！盡量保證實現(xiàn)結果留有一定的余量Xilinx STA tool overview后仿仿真模型時序標注.sdf文件提供三種延時值，最大、典型、最小打印信息 $setup, $hold, $recovery# * Error:/path/to/xilinx/verilog/src/simprims/X_RAMD16.v(96):$setup(negedge WE:29138 ps, posedge