數(shù)字集成電路開發(fā)流程與總結(jié)

1、數(shù)字集成電路開發(fā)流程2013年7月內(nèi)容及目的內(nèi)容：通過一個(gè)簡(jiǎn)單的八分頻器的設(shè)計(jì)，對(duì)數(shù)字集成電路從項(xiàng)目立項(xiàng)到最終產(chǎn)品定型的全過程進(jìn)行一個(gè)簡(jiǎn)單的介紹。主要包括電路設(shè)計(jì)與生產(chǎn)加工兩部分的內(nèi)容。目的：通過介紹，對(duì)集成電路設(shè)計(jì)到生產(chǎn)的全過程有一個(gè)初步的了解，解決集成電路是怎么設(shè)計(jì)出來，怎么生產(chǎn)出來的問題。同時(shí)在整個(gè)過程中對(duì)集成電路設(shè)計(jì)過程中應(yīng)該有的設(shè)計(jì)思想進(jìn)行探討。開發(fā)流程概述數(shù)字集成電路的開發(fā)流程為：1、項(xiàng)目立項(xiàng)（市場(chǎng)調(diào)查、客戶需求分析）；2、設(shè)計(jì)指標(biāo)的確立；3、結(jié)構(gòu)設(shè)計(jì)；4、模塊設(shè)計(jì)及仿真；5、總體設(shè)計(jì)及仿真；6、版圖設(shè)計(jì)（全定制，自動(dòng)布局布線）；7、設(shè)計(jì)規(guī)則及電學(xué)規(guī)則檢查；8、后仿真（關(guān)鍵路徑仿真

2、，時(shí)序驗(yàn)證）；開發(fā)流程概述（上述3-8為設(shè)計(jì)流程）9、光刻板的制作（GDS數(shù)據(jù)）；10、工程批（或MPW）生產(chǎn)加工；11、工程批（或MPW）測(cè)試，設(shè)計(jì)驗(yàn)證；12、正式生產(chǎn)；13、中測(cè)；14、封裝；15、成測(cè)；（9-10為生產(chǎn)流程）設(shè)計(jì)流程設(shè)計(jì)立項(xiàng)： 市場(chǎng)人員通過考察、會(huì)議、參加展銷會(huì)等方式進(jìn)行新產(chǎn)品市場(chǎng)調(diào)查，以收集、分析、總結(jié)集成電路芯片的市場(chǎng)需求信息，公司根據(jù)客戶需求及公司產(chǎn)品及市場(chǎng)定位對(duì)客戶需求進(jìn)行可行性分析，在符合公司規(guī)劃的前提下對(duì)項(xiàng)目進(jìn)行立項(xiàng)。研發(fā)部門對(duì)客戶需求進(jìn)行細(xì)化，同時(shí)通過市場(chǎng)人員與潛在客戶溝通將客戶需求具體化，制定產(chǎn)品要求，成立項(xiàng)目小組。 項(xiàng)目小組根據(jù)公司要求，進(jìn)行如下工作：設(shè)

3、計(jì)流程A.應(yīng)收集和查詢的資料，包括有關(guān)的行業(yè)法規(guī)、技術(shù)標(biāo) 準(zhǔn)、質(zhì)量標(biāo)準(zhǔn)、類似產(chǎn)品的樣品及其技術(shù)資料、競(jìng)爭(zhēng)對(duì)手的信息。B.開發(fā)所需要新增的資源，包括技術(shù)人員、設(shè)備儀器、晶園片制造相關(guān)資源、軟件工具等。C.項(xiàng)目小組成員的任務(wù)分工。D.開發(fā)活動(dòng)的時(shí)間進(jìn)度安排。E.總體開發(fā)要求或大致開發(fā)方案。至此完成項(xiàng)目的立項(xiàng)過程。設(shè)計(jì)流程產(chǎn)品定義： 設(shè)計(jì)一個(gè)異步八分頻器；產(chǎn)品細(xì)化： 知道的內(nèi)容： 1、八分頻； 2、異步； 3、分頻器； 不知道的內(nèi)容： 4、工作電壓范圍；設(shè)計(jì)流程 5、工作頻率； 6、靜態(tài)功耗； 7、ESD、壽命等要求（使用環(huán)境：工業(yè)，民用）； 8、輸出驅(qū)動(dòng)能力； 9、外部接口； 10、封裝形式； 設(shè)

4、計(jì)流程電學(xué)性能設(shè)計(jì)指標(biāo)確定： 1、工作電壓3-5V； 2、靜態(tài)電流小于1mA； 3、最大工作頻率：20MHz； 4、ESD：4KV； 5、輸出驅(qū)動(dòng)電流：15mA； 在確定電學(xué)指標(biāo)后，根據(jù)電學(xué)指標(biāo)的要求確定采用的工藝以及生產(chǎn)廠商。 根據(jù)上述要求確定采用0.5微米CMOS工藝設(shè)計(jì)。設(shè)計(jì)流程外部端口： 電源（VDD）、地（GND），時(shí)鐘輸入（CLNIK），輸出（OUT）。封裝： 根據(jù)端口各數(shù)，采用SOT23-5的封裝。設(shè)計(jì)流程設(shè)計(jì)方法簡(jiǎn)介 數(shù)字集成電路設(shè)計(jì)一般可采用兩種方法： 1、門級(jí)電路設(shè)計(jì)：直接使用CMOS搭建門電路（與門，或門，非門等），在此基礎(chǔ)上使用搭建好的門電路進(jìn)行整體設(shè)計(jì)。是一種自下向上

5、的設(shè)計(jì)方式。缺點(diǎn)：不易于管理，難于理解，無(wú)法進(jìn)行大規(guī)模復(fù)雜度高的產(chǎn)品的設(shè)計(jì)，不利于協(xié)同設(shè)計(jì)的進(jìn)行。 2、使用硬件描述語(yǔ)言（VHDL，Verilog，SystemC）：硬件描述語(yǔ)言是一種描述電路硬件及時(shí)序的編程語(yǔ)言。其具有特殊結(jié)構(gòu)能夠?qū)τ布壿嬰娐返墓δ苓M(jìn)行描述。設(shè)計(jì)流程是一種高級(jí)語(yǔ)言。這種特殊結(jié)構(gòu)能夠?qū)崿F(xiàn)：電路連接的描述；電路功能的描述；在不同抽象級(jí)上對(duì)電路進(jìn)行描述；描述電路的時(shí)序；表達(dá)具有并行性。 優(yōu)點(diǎn)：設(shè)計(jì)在高層次進(jìn)行，與具體實(shí)現(xiàn)無(wú)關(guān)；設(shè)計(jì)開發(fā)更加容易；早在設(shè)計(jì)期間就能發(fā)現(xiàn)問題；能夠自動(dòng)的將高級(jí)描述映射到具體工藝實(shí)現(xiàn)；可重用；更快的輸入，便于管理。 是一種自頂向下的設(shè)計(jì)。設(shè)計(jì)流程結(jié)構(gòu)設(shè)計(jì)：

6、 結(jié)構(gòu)設(shè)計(jì)的目的是讓系統(tǒng)設(shè)計(jì)者能夠直接參加芯片設(shè)計(jì)以實(shí)現(xiàn)高性能系統(tǒng)。 隨著規(guī)模越大，設(shè)計(jì)復(fù)雜性越高，結(jié)構(gòu)化設(shè)計(jì)可以降低設(shè)計(jì)的復(fù)雜性，有利于協(xié)同設(shè)計(jì)。 結(jié)構(gòu)設(shè)計(jì)對(duì)系統(tǒng)進(jìn)行劃分，確定系統(tǒng)內(nèi)包含的模塊。定義模塊名稱，模塊的物理接口，功能，層類，外部互連端點(diǎn)名稱，模塊間的連接方式（總線）。結(jié)構(gòu)設(shè)計(jì)不管模塊內(nèi)部的具體實(shí)現(xiàn)方式 ，但是模塊間的接口如電源，地線，時(shí)鐘線，總線等是公共的。 設(shè)計(jì)流程 優(yōu)點(diǎn)：對(duì)系統(tǒng)進(jìn)行結(jié)構(gòu)化的設(shè)計(jì)，有利于多人協(xié)同設(shè)計(jì)，在結(jié)構(gòu)設(shè)計(jì)時(shí)，通過對(duì)模塊接口的很好定義，可以有效的使該模塊的內(nèi)容變的對(duì)任何外部接口不在重要，可以將每個(gè)模塊看做一個(gè)黑盒子。設(shè)計(jì)時(shí)不關(guān)心模塊內(nèi)部的情況，減少了模塊表現(xiàn)

7、的復(fù)雜性。有利于單元的重復(fù)利用，這樣即簡(jiǎn)化了設(shè)計(jì)又減少了錯(cuò)誤。 在模塊設(shè)計(jì)的時(shí)候，可以靈活的根據(jù)模塊的復(fù)雜度采用自頂向下或自下向上的設(shè)計(jì)方法。設(shè)計(jì)流程對(duì)于一個(gè)異步八分頻器的設(shè)計(jì)，可以將其結(jié)構(gòu)劃分為三個(gè)部分： 1、上電復(fù)位電路 接口：電源線，地線，復(fù)位信號(hào)線； 該部分為以模擬電路為主的電路，采用晶體管級(jí)的設(shè)計(jì)方法。本例中對(duì)此部分電路不進(jìn)行主要介紹。 2、分頻器部分 接口：電源線，地線，復(fù)位信號(hào)線，時(shí)鐘輸入線，輸出線；設(shè)計(jì)流程 該部分為數(shù)字電路，可采用自頂向下的設(shè)計(jì)方法，由于其難度很低，也可采用自下向上的設(shè)計(jì)方法。在本例中主要介紹自下向上的設(shè)計(jì)方法。 3、端口保護(hù)及ESD保護(hù)部分 此部分主要是芯片

8、的保護(hù)電路，包括輸入輸出管腳以及電源和地之間的ESD保護(hù)。 由于采用CMOS電路，輸入管腳直接接到MOS管的柵上，柵對(duì)于源、漏寄生電容的擊穿電壓較低，必須進(jìn)行保護(hù)。輸出是從MOS管的漏極外接，外部靜電會(huì)造成源漏擊穿。電源和地之間外部電壓的失常，過沖會(huì)直接進(jìn)入芯片。（為什么電源地之間的保護(hù)與輸入不同？）設(shè)計(jì)流程具體電路設(shè)計(jì) 首先進(jìn)行門級(jí)電路設(shè)計(jì)，分頻器的核心是異步觸發(fā)器。 同步：在時(shí)鐘上升或者下降沿時(shí)進(jìn)行置復(fù)位，置復(fù)位信號(hào)至少保持一個(gè)周期以上。 異步：置復(fù)位信號(hào)出現(xiàn)即對(duì)芯片進(jìn)行置復(fù)位操作，和時(shí)鐘沒有關(guān)系。置復(fù)位信號(hào)保大于有效復(fù)位時(shí)間即可。 設(shè)計(jì)中的異步觸發(fā)器采用低電平復(fù)位，內(nèi)部包括傳輸門，與非門

9、，反向器。設(shè)計(jì)流程傳輸門的設(shè)計(jì)： 原理圖 （注意襯底連接） 符號(hào)圖設(shè)計(jì)流程反向器設(shè)計(jì) 原理圖 符號(hào)圖設(shè)計(jì)流程與非門設(shè)計(jì) 原理圖（注意寬長(zhǎng)比） 符號(hào)圖設(shè)計(jì)流程異步T觸發(fā)器設(shè)計(jì) 原理圖（時(shí)鐘）設(shè)計(jì)流程時(shí)鐘與復(fù)位信號(hào)的關(guān)系；多種設(shè)計(jì)方式：可使用三態(tài)反相器；輸出驅(qū)動(dòng)的考慮；設(shè)計(jì)流程總體電路輸入施密特觸發(fā)器；輸出驅(qū)動(dòng)能力；復(fù)位信號(hào)驅(qū)動(dòng)能力；設(shè)計(jì)流程電路功能仿真 使用的工具：Verilog-XL 使用的激勵(lì)文件： module sim(CLKIN,RES); output CLKIN,RES; reg CLKIN,RES; initial begin設(shè)計(jì)流程 CLK=1b0; RES=1b0; #1080

10、 RES=1b1; #1000 $stop; end always #50 CLKIN=CLKIN; endmodule激勵(lì)文件要注意仿真的覆蓋度。設(shè)計(jì)流程分析電路功能是否正確；分析時(shí)序是否符合設(shè)計(jì)要求；是否還存在其他可能出現(xiàn)的情況（如工作中出現(xiàn)復(fù)位）；驅(qū)動(dòng)能力的大小需進(jìn)行模擬仿真；仿真不帶延時(shí)是一種理想情況；有延時(shí)的仿真可以放在后仿真進(jìn)行，也可先模擬仿真出典型的門延遲添加到門級(jí)模型中；設(shè)計(jì)流程電路版圖設(shè)計(jì) 集成電路制造工藝中，通過光刻和刻蝕將掩膜版上的圖形轉(zhuǎn)移到硅片上。這種制造集成電路時(shí)使用的掩膜板上的幾何圖形定義為集成電路的版圖。 版圖要求與對(duì)應(yīng)電路嚴(yán)格匹配，具有完全相同的器件、端口和連線

11、。 版圖布局的基本規(guī)則：版圖的布局設(shè)計(jì)是要解決電路圖或邏輯圖中的每個(gè)元件、功能單元在版圖中的位置擺布、壓焊點(diǎn)分布、電源線和地線以及主要信號(hào)線的走向等。設(shè)計(jì)流程 首先確定電路中主要單元（元件）的位置，再以主要單元為中心安置次主要單元和次要單元。 相關(guān)單元（包括壓焊點(diǎn)）要盡量靠近，以主要單元為主，調(diào)整單元（器件）的形狀和位置，方便布線，縮短布線。 布線基本原則：最常用的的布線層有金屬、多晶硅和擴(kuò)散區(qū)，其寄生電阻和寄生電容有所不同。 電源線，地線選擇金屬層布線，線寬要考慮電流容量（一般1mA/um)。 長(zhǎng)信號(hào)線一般選擇金屬層布線，應(yīng)盡量避免長(zhǎng)距離平行走線。設(shè)計(jì)流程 多晶硅布線和擴(kuò)散區(qū)布線不能交叉而且

12、要短。必須用多晶硅走長(zhǎng)線時(shí)，應(yīng)同時(shí)用金屬線在一定長(zhǎng)度內(nèi)進(jìn)行短接。版圖設(shè)計(jì)方法： 1、全定制設(shè)計(jì)方法： 利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計(jì)者針對(duì)具體電路和具體要求，從每個(gè)器件的圖形、尺寸開始設(shè)計(jì)，直至整個(gè)版圖的布局布線。 優(yōu)點(diǎn)：可獲得最佳的電路性能與最小的芯片尺寸，有利于提高集成度和降低生產(chǎn)成本，適用于通用芯片和高性能芯片的設(shè)計(jì)以及庫(kù)單元的設(shè)計(jì)。設(shè)計(jì)流程 缺點(diǎn)是設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)費(fèi)用高，同時(shí)要求設(shè)計(jì)者具有相當(dāng)深入的微電子專業(yè)知識(shí)和豐富的設(shè)計(jì)經(jīng)驗(yàn)。 2、標(biāo)準(zhǔn)單元設(shè)計(jì)方法： 電路基本單元和各種I/O單元按一定的標(biāo)準(zhǔn)、依據(jù)特定工藝，由專門人員預(yù)先設(shè)計(jì)好存放于一個(gè)統(tǒng)一的庫(kù)中，稱為標(biāo)準(zhǔn)單元庫(kù)。芯片設(shè)計(jì)者只要根

13、據(jù)電路的邏輯網(wǎng)表及設(shè)計(jì)約束條件，用相關(guān)軟件調(diào)用標(biāo)準(zhǔn)庫(kù)中的單元進(jìn)行布局布線，即可快速形成最終的芯片版圖。 由于標(biāo)準(zhǔn)單元庫(kù)是預(yù)先設(shè)計(jì)好的，不是為某個(gè)芯片專門設(shè)計(jì)的，因此也稱為半定制設(shè)計(jì)方法。設(shè)計(jì)流程 特點(diǎn)：可獲得較佳的電路性能和較小的芯片尺寸（與庫(kù)單元種類的豐富程度和庫(kù)單元性能有關(guān)），有利于縮短芯片設(shè)計(jì)周期，降低設(shè)計(jì)成本，適用于專用電路（ASIC）和較高性能的芯片設(shè)計(jì)。 對(duì)芯片設(shè)計(jì)者的微電子專業(yè)知識(shí)和設(shè)計(jì)經(jīng)驗(yàn)要求不是很高，而對(duì)單元庫(kù)和設(shè)計(jì)工具有較強(qiáng)的依賴性。 標(biāo)準(zhǔn)單元庫(kù)的組成： 符號(hào)庫(kù)：?jiǎn)卧囟ǚ?hào)，供邏輯圖設(shè)計(jì)用； 拓補(bǔ)庫(kù)：?jiǎn)卧叨取挾?、引出端坐?biāo)及方向，供布局布線使用；設(shè)計(jì)流程 時(shí)序庫(kù)：輸入

14、與輸出間的時(shí)序關(guān)系及負(fù)載特性，供時(shí)序驗(yàn)證用。 功能描述庫(kù)：?jiǎn)卧δ艿拿枋?，供功能仿真用?版圖庫(kù)：?jiǎn)卧鲗友谀D形，供制掩膜版用。 綜合庫(kù)：供邏輯綜合用。 電路圖庫(kù)：?jiǎn)卧娐穲D。 標(biāo)準(zhǔn)單元版圖設(shè)計(jì)考慮：a、單元要符合等高原則，特別是電源和地線應(yīng)有相同的高度。b、與單元庫(kù)中的任何單元（包括自身）的任意組合都應(yīng)滿足設(shè)計(jì)規(guī)則的要求。c、每個(gè)單元都要考慮抗栓鎖，每個(gè)I/O單元都要設(shè)計(jì)流程考慮抗靜電。d、盡可能小的寄生電容。e、單層金屬工藝尤其要考慮端口引出。 標(biāo)準(zhǔn)單元法芯片版圖設(shè)計(jì)的一般過程： 1、根據(jù)邏輯圖（或邏輯網(wǎng)表）確定單元的種類和數(shù)量，估算面積，確定芯片幾何形狀（長(zhǎng)度與寬度的比值或單元行數(shù)）。

15、 2、根據(jù)封裝要求排布I/O單元 3、布電源和地的干線網(wǎng) 4、排布內(nèi)部單元（布局） 5、布線（電源和地的支線、主要信號(hào)線、其它線）設(shè)計(jì)流程門陣列設(shè)計(jì)方法： 將含有固定器件數(shù)不含連線的內(nèi)部相同單元排成一定規(guī)模的陣列，將含有固定器件數(shù)不含連線的I/O相同單元排在四周，并留有固定的布線通道，形成一定規(guī)模、一定I/O端口數(shù)、沒有連線(沒有功能)的芯片版圖。 按此版圖進(jìn)行掩膜版制作和流片，完成反刻金屬之前的所有加工工序，生產(chǎn)出半成品芯片（沒有功能，稱為“門陣列母片”），供芯片設(shè)計(jì)者進(jìn)一步設(shè)計(jì)使用。 設(shè)計(jì)流程 在固定規(guī)模（器件數(shù)）、固定端口數(shù)的門陣列母片的基礎(chǔ)上，芯片設(shè)計(jì)者根據(jù)需要將內(nèi)部單元和I/O單元分

16、別進(jìn)行內(nèi)部連線構(gòu)成所需功能的各種單元（也可以調(diào)用針對(duì)具體母片事先設(shè)計(jì)好的的各種功能單元連線的單元庫(kù)），再進(jìn)行總體布局布線，構(gòu)成一定功能的芯片連線版圖。 按此連線版圖進(jìn)行制版，再在預(yù)先生產(chǎn)出的母片上繼續(xù)完成后續(xù)工序，制出最終芯片。設(shè)計(jì)流程 特點(diǎn)：芯片的面積、最大規(guī)模、最多引腳數(shù)、布線通道以及單元中的器件數(shù)和部分連接是固定的，利用率不能達(dá)到100， 性能不能達(dá)到最佳。 可以快速完成芯片的設(shè)計(jì)和生產(chǎn)，降低芯片設(shè)計(jì)成本和生產(chǎn)成本。 一般制成不同規(guī)模、不同引腳數(shù)的系列門陣列母片，以便適合不同規(guī)模電路的設(shè)計(jì)。積木塊設(shè)計(jì)方法 將固定的全定制設(shè)計(jì)模塊、編譯模塊（一般為存儲(chǔ)器）和標(biāo)準(zhǔn)單元設(shè)計(jì)方法結(jié)合在一起，就像

17、堆積木一樣進(jìn)行布局布線，形成芯片版圖。 設(shè)計(jì)流程 芯片面積較小，性能較佳，設(shè)計(jì)周期短，適合于大規(guī)模ASIC（SoC）設(shè)計(jì)。CMOS電路的抗閂鎖設(shè)計(jì) (1)內(nèi)部一般電路工作電壓低，工作電流小，一般采用的方法是：充分且均勻地布置P型襯底電源的歐姆接觸孔和N型襯底地的歐姆接觸孔，用金屬線直接連接到電源或地。 (2) 工作電流較大的器件（單元）或狀態(tài)同步轉(zhuǎn)換集中的模塊，一般采用保護(hù)環(huán)（N+環(huán)或P+環(huán)）的結(jié)構(gòu)。 輸入/輸出單元電路，一方面易受高壓影響，另一方面工作電流很大。因此，極易發(fā)生閂鎖效應(yīng)，通常都采設(shè)計(jì)流程用雙環(huán)保護(hù)結(jié)構(gòu)，而且保護(hù)環(huán)上要充分開孔，用金屬線直接連到電源或地上。設(shè)計(jì)流程MOS電路的抗靜

18、電設(shè)計(jì) MOS電路抗靜電設(shè)計(jì)的必要性：在測(cè)試、封裝和使用過程中來自人體或設(shè)備的靜電可達(dá)幾千伏以上，而 MOS器件的柵氧化層很薄，面積很小，絕緣性能又很好，因此靜電電荷形成很高的電壓足以使柵氧化層擊穿，使器件失效。因此，采用抗靜電保護(hù)設(shè)計(jì)措施是MOS電路得以應(yīng)用發(fā)展的必要前提。 MOS電路抗靜電設(shè)計(jì)思想：抗靜電設(shè)計(jì)就是在電路的端口增設(shè)保護(hù)電路，使得靜電電荷形成的高壓在到達(dá)正常電路之前，通過保護(hù)電路將設(shè)計(jì)流程靜電電荷泄放掉，而保護(hù)電路自身也不被損壞。（1）保護(hù)電路不能影響正常電路的功能；（2）保護(hù)電路放電電阻盡可能?。唬?）放電回路能承受高的瞬態(tài)功耗；（4）保護(hù)電路應(yīng)有抗閂鎖能力；（5）保護(hù)電路占

19、用盡可能小的芯片面積。 方法： 電阻-二極管保護(hù)電路 基本原理：設(shè)計(jì)流程 R1為多晶電阻，起限流作用，防止放電電流過大（一般在1K左右）。 Dp1 、Dn1是用N+、P+擴(kuò)散區(qū)分別與阱和襯底形成的二極管，起電壓箝位和電荷泄放作用。面積一般設(shè)計(jì)為1000m2左右，并采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。設(shè)計(jì)流程 R2為N+電阻，起延遲、緩沖作用，防止外來高電壓直接作用于MOS管的柵極。阻值一般在幾十歐姆左右。 Dn2是R2形成的寄生二極管，起到進(jìn)一步的保護(hù)作用。設(shè)計(jì)流程版圖示例設(shè)計(jì)流程MOS晶體管保護(hù)電路基本原理 利用保護(hù)管NMOS和PMOS的飽和導(dǎo)通或溝道穿通效應(yīng)以及漏極寄生二極管完成靜電泄放。保護(hù)管W/L

20、要足夠大以便獲得小的導(dǎo)通電阻，并采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。 R為N+電阻，起延遲、緩沖作用。padVDDMPMNVSSR設(shè)計(jì)流程版圖示例設(shè)計(jì)流程雙極晶體管保護(hù)電路基本原理利用橫向NPN和PNP的正向?qū)ɑ駽E穿通來完成靜電泄放。 橫向NPN和PNP應(yīng)能承受足夠大的電流，采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。 R為N+電阻，起延遲、緩沖作用。R1、R2為襯底寄生電阻。padVDDMPMNVSSR1RR2設(shè)計(jì)流程版圖示例：設(shè)計(jì)流程設(shè)計(jì)優(yōu)化源漏區(qū)面積優(yōu)化 相鄰?fù)蚆OS管源漏區(qū)相連接時(shí)采用有源區(qū)直接連接可以減小源漏區(qū)面積，減小寄生電容和漏電，也減小了芯片面積。 12設(shè)計(jì)流程器件排序優(yōu)化 通過排序優(yōu)化可以提高速度，減

21、小漏電。GNDOUTGNDOUTADBCOUTDOUTABC設(shè)計(jì)流程寬溝器件的優(yōu)化設(shè)計(jì) (1)寬溝器件可以由多個(gè)器件合成，方便布局布線，減小柵極電阻。 (2)寬溝器件源漏區(qū)開孔要充分，提高溝道特性的一致性（尤其是模擬電路）。 設(shè)計(jì)流程復(fù)用單元的設(shè)計(jì) 將常用結(jié)構(gòu)的組合圖形（包括電路單元）按設(shè)計(jì)規(guī)則要求設(shè)計(jì)為可復(fù)用的單元，供設(shè)計(jì)過程中調(diào)用，減少設(shè)計(jì)錯(cuò)誤，并便于修改。Active ContactPolyContactVia1PAD設(shè)計(jì)流程 一個(gè)版圖設(shè)計(jì)完必需進(jìn)行必要的驗(yàn)證檢查。常規(guī)驗(yàn)證項(xiàng)目有：設(shè)計(jì)規(guī)則的驗(yàn)證，簡(jiǎn)稱DRC(design rule check)；電學(xué)規(guī)則檢查，簡(jiǎn)稱ERC(electric

22、al rule check)；版圖與電路一致性檢查，簡(jiǎn)稱LVS(layout vs schematic)；版圖參數(shù)提取，簡(jiǎn)稱LPE(layout parameter extraction)。其中DRC和LVS是必須要做的，而其它的是可選的，有助于對(duì)電路的改善。DRC檢查設(shè)計(jì)規(guī)則是版圖中各種圖形尺寸的規(guī)范。一般設(shè)計(jì)規(guī)則是以器件的特征尺寸（如MOS電路中器件的柵長(zhǎng)）為基設(shè)計(jì)流程準(zhǔn)，根據(jù)制造工藝水平（圖形橫向的加工誤差和光刻的對(duì)中誤差）及某些其它考慮，制定出的一整套關(guān)于各掩膜相關(guān)層上圖形自身尺寸及圖形間相對(duì)尺寸的許可范圍。設(shè)計(jì)規(guī)則檢查，則是檢查版圖中各掩膜相關(guān)層上圖形的各種尺寸，保證無(wú)一違反預(yù)訂的設(shè)

23、計(jì)規(guī)則。設(shè)計(jì)規(guī)則的范圍很寬，項(xiàng)目極其繁雜，但其中大部分規(guī)則是關(guān)于圖形邊與邊之距離的規(guī)范。 檢查規(guī)則檢查時(shí)會(huì)把一些不是錯(cuò)誤的地方宣布為錯(cuò)，這是偽錯(cuò)；有時(shí)又會(huì)把實(shí)際存在的錯(cuò)誤漏掉，未能查出，這是漏錯(cuò)。這大都與設(shè)計(jì)規(guī)則檢查命令有誤或不完善設(shè)計(jì)流程有關(guān)，也有的偽錯(cuò)和漏錯(cuò)則是因?yàn)樵O(shè)計(jì)規(guī)則軟件的缺陷引起。LVS檢查 在做電學(xué)驗(yàn)證之前，需對(duì)版圖作必要的注釋，選擇某些點(diǎn)進(jìn)行命名。最主要的（也是最起碼的）是指出電源、地及各輸入、輸出端口（對(duì)于芯片則是壓焊塊）的名稱。這些名稱應(yīng)同將與版圖作一致性檢查的電路中相應(yīng)節(jié)點(diǎn)的名稱一致?？梢栽诎鎴D上各種有關(guān)節(jié)點(diǎn)圖形的位置上標(biāo)注相關(guān)名稱的文字，也可把各個(gè)名稱列在一個(gè)文件中，每

24、個(gè)名稱后注明此名稱所對(duì)應(yīng)圖形內(nèi)某點(diǎn)在版圖中坐標(biāo)設(shè)計(jì)流程值。這些名稱因同電路上特定節(jié)點(diǎn)相聯(lián)系，故稱節(jié)點(diǎn)名。 LVS是把從版圖中根據(jù)器件與節(jié)點(diǎn)識(shí)別提取出的電路同原設(shè)計(jì)的電路進(jìn)行對(duì)比檢查，要求二者在結(jié)構(gòu)上達(dá)到一致。 當(dāng)連續(xù)執(zhí)行DRC、LVS或者LVS、DRC都沒有報(bào)錯(cuò)時(shí)，一個(gè)版圖驗(yàn)證才算完成。設(shè)計(jì)流程寄生參數(shù)的提取和后仿真： 在實(shí)際電路的制作過程中，會(huì)產(chǎn)生三種寄生參數(shù)，它們分別為：寄生電容、寄生電感和寄生電阻。這三類寄生參數(shù)會(huì)給電路帶來兩方面的影響： 引入噪聲，影響電路的穩(wěn)定性和可靠性； 增加傳輸延遲，影響電路速度。寄生電阻多由金屬或多晶硅布線層產(chǎn)生。而寄生電容則主要由金屬連線和攙雜區(qū)產(chǎn)生。寄生電容

25、是集成電路中最重要的寄生的參數(shù)，是影響電路性能的主要因素。 寄生參數(shù)的提取就是根據(jù)版圖的幾何特征（金屬塊、設(shè)計(jì)流程攙雜區(qū)的面積、周長(zhǎng)及與周圍的布線的間距），估計(jì)出寄生的電阻和電容值。然后把這些寄生參數(shù)反標(biāo)回電路中進(jìn)行模擬，以優(yōu)化電路設(shè)計(jì) 。 所謂后仿真（Post Layout simulation）是在 Layout 通過了DRC和 LVS后才開始做的，通過模擬提取出來的網(wǎng)表可以精確的評(píng)估電路的速度，以及寄生參數(shù)帶來的影響。后模擬的結(jié)果如果不能滿足要求，那么就要重新調(diào)整器件參數(shù)甚至電路的形式。設(shè)計(jì)流程生成GDS數(shù)據(jù) GDSII是一種時(shí)序提供格式，用于設(shè)計(jì)工具、計(jì)算機(jī)和掩膜制造商之間進(jìn)行半導(dǎo)體物

26、理制板的數(shù)據(jù)傳輸。得以普遍應(yīng)用，成為半導(dǎo)體工業(yè)最常用的文件格式。在成為工業(yè)標(biāo)準(zhǔn)之前。 GDSII格式對(duì)分布于每一個(gè)制作層的電路單元進(jìn)行全面描述。這種格式是基于二進(jìn)制的獨(dú)立平臺(tái)。電路單元可包含諸如多晶硅（兩維域），連線和其他用于分級(jí)設(shè)計(jì)的單元件。設(shè)計(jì)流程Verilog語(yǔ)言設(shè)計(jì)簡(jiǎn)介 Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的

27、結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供設(shè)計(jì)流程了編程語(yǔ)言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語(yǔ)言從C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然，完整的

28、硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。設(shè)計(jì)流程 Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來的一種硬件描述語(yǔ)言。Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握。與之相比，VHDL的學(xué)習(xí)要困難一些。但Verilog HDL較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。設(shè)計(jì)流程設(shè)計(jì)流程總結(jié)設(shè)計(jì)思想 從前面的介紹中可以看到，集成電路的組成是非常復(fù)雜的，并且在用戶的產(chǎn)品需求和實(shí)際掩膜板圖形之間存在的設(shè)計(jì)跨度非常大，認(rèn)識(shí)上產(chǎn)生的落差大。一個(gè)太抽象，一個(gè)又太具體。為了緩解這種問題，在這兩個(gè)設(shè)計(jì)極端

29、中間，設(shè)立了若干中間表示環(huán)節(jié)，如行為描述，寄存器傳輸級(jí)描述，以及邏輯上、電路上的結(jié)構(gòu)描述，用于緩解認(rèn)識(shí)上的差距，將產(chǎn)品設(shè)計(jì)逐步具體化。但是在產(chǎn)品設(shè)計(jì)過程中還必須面對(duì)另外一個(gè)問題，就是產(chǎn)品自身的復(fù)雜度。 隨著集成電路工藝技術(shù)的發(fā)展，越來越多的功能可以被集成到一個(gè)芯片中。但是，人們的認(rèn)識(shí)能力是有限的，設(shè)計(jì)思想當(dāng)某層電路組成達(dá)到一定數(shù)量后，其復(fù)雜度是人無(wú)法接受的。在這種情況下，出錯(cuò)概率會(huì)大大增加，設(shè)計(jì)的質(zhì)量也會(huì)大大下降。為了降低設(shè)計(jì)的復(fù)雜性，一般采用的方法就是結(jié)構(gòu)化設(shè)計(jì)思想，其基本對(duì)策是對(duì)一個(gè)復(fù)雜系統(tǒng)的功能和組成進(jìn)行劃分，將其分成若干組成部分。這些組成部分可以進(jìn)行獨(dú)立設(shè)計(jì)，并且這些部分經(jīng)過一定的集成

30、就可完成整個(gè)系統(tǒng)的設(shè)計(jì)。 在結(jié)構(gòu)化設(shè)計(jì)的過程中，設(shè)計(jì)被分為兩個(gè)過程。一個(gè)是子系統(tǒng)的內(nèi)部設(shè)計(jì)過程，另一個(gè)是系統(tǒng)的設(shè)計(jì)。在總體設(shè)計(jì)的指導(dǎo)下，將系統(tǒng)對(duì)子系統(tǒng)的設(shè)計(jì)要求及聯(lián)系，轉(zhuǎn)化為對(duì)子系統(tǒng)的約束，在子系統(tǒng)設(shè)計(jì)時(shí)，即可獨(dú)立進(jìn)設(shè)計(jì)思想行其內(nèi)部設(shè)計(jì)，不考慮與外部的聯(lián)系。因此，子系統(tǒng)設(shè)計(jì)帶有其局部性，對(duì)其內(nèi)部的修改與調(diào)整，將只影響子系統(tǒng)本身，而不影響其他子系統(tǒng)與整個(gè)系統(tǒng)。在系統(tǒng)的設(shè)計(jì)中，將若干子系統(tǒng)合成一個(gè)大的系統(tǒng)，每個(gè)子系統(tǒng)看成一個(gè)獨(dú)立的部分，只考慮其整體對(duì)外性能，忽略內(nèi)部實(shí)現(xiàn)細(xì)節(jié)。對(duì)整體系統(tǒng)的結(jié)構(gòu)調(diào)整和改變，不會(huì)影響每個(gè)組成部分內(nèi)部的結(jié)構(gòu)和實(shí)現(xiàn)。從這兩個(gè)分解的過程來看，設(shè)計(jì)對(duì)象的規(guī)模都大大減小，復(fù)雜度大

31、大降低。 基于結(jié)構(gòu)化設(shè)計(jì)思想，在發(fā)展集成電路工藝的同時(shí)，開發(fā)出了許多設(shè)計(jì)方法。設(shè)計(jì)思想加工流程集成電路工藝發(fā)展簡(jiǎn)介 隨著硅平面工藝技術(shù)的不斷完善和發(fā)展 ，到1958年，誕生了第一塊集成電路，也就是小規(guī)模集成電路；到了20世紀(jì)60年代中期，出現(xiàn)了中規(guī)模集成電路；20世紀(jì)70年代后期又出現(xiàn)了超大規(guī)模集成電路；到了20世紀(jì)90年代就出現(xiàn)了特大規(guī)模集成電路。 集成電路制作工藝流程十分復(fù)雜，而且不同的種類，不同的功能，不同的結(jié)構(gòu)的集成電路，其制造工藝的流程也不一樣。人們常常以最小線寬（特征尺寸）、硅圓片的直徑和動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）的容量，來評(píng)價(jià)集成電路制造工藝的發(fā)展水平。下表中列出了從1995年加

32、工流程到2010年集成電路發(fā)展的情況。 摩爾定律是由英特爾創(chuàng)始人之一戈登摩爾提出來的。其內(nèi)容為：當(dāng)價(jià)格不變時(shí)，集成電路上可容納的晶體管數(shù)目，約每隔18個(gè)月便會(huì)增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔18個(gè)月翻兩倍以上。這一定律揭示了信息技術(shù)進(jìn)步的速度。加工流程掩膜板 分類：光掩膜板包含了整個(gè)硅片的芯片圖形特征，進(jìn)行1:1圖形復(fù)制。這種掩膜板用于比較老的接近式光刻和掃描對(duì)準(zhǔn)投影機(jī)中。 投影掩膜板：只包含硅片上的一部分圖形（例如四個(gè)芯片），一般為縮小比例（4:1）。需要步進(jìn)重復(fù)來完成整個(gè)硅片的圖形復(fù)制。投影掩膜板的優(yōu)點(diǎn)：1、投影掩膜板的特征尺寸較大，掩膜板制造更加容易

33、；2、掩膜板上的缺陷會(huì)縮小轉(zhuǎn)移到硅片上，對(duì)圖形復(fù)制的危害減??；3、使曝光的均勻度提高。加工流程制造方法：掩膜板的基材一般為熔融石英，這種材料對(duì)深紫外光具有高的光學(xué)投射，而且具有非常低的溫度膨脹和低的內(nèi)部缺陷。掩膜板的掩蔽層一般為鉻。在基材上濺射一層鉻，鉻的厚度一般在800-1000，在鉻層上面需要涂布一層抗反射涂層。 a、在石英表面濺射一層鉻層，在鉻層上旋涂一層電子束光刻膠； b、利用電子束（或激光）直寫技術(shù)將圖形轉(zhuǎn)移到電子束光刻膠層上。電子源產(chǎn)生許多電子，這些電子被加速并聚焦（通過磁方式或電方式被聚焦）成形投影到電加工流程子束光刻膠上，掃描形成所需要的圖形。 c、曝光、顯影。 d、濕法或干法

34、刻蝕（先機(jī)的掩膜板生產(chǎn)一般采用干法刻蝕）去掉鉻薄層。 e、去除電子束光刻膠。 f、粘保護(hù)膜。保護(hù)掩膜板杜絕灰塵或微小顆粒污染。保護(hù)膜被緊繃在一個(gè)密封框架上，在掩膜板上方越5-10mm。保護(hù)膜對(duì)曝光光能是透明的，厚度約為0.7-12um。加工流程加工工序及加工過程 主要步驟： 1、表面清洗：晶圓表面附有一層大約2um的三氧化二鋁和甘油混合液保護(hù)層，在制作前必須進(jìn)行化學(xué)刻蝕和表面清洗； 2、氧化：硅在室溫下處于空氣中時(shí)，其表面會(huì)形成一層厚度約為1的二氧化硅膜，這層薄膜結(jié)構(gòu)非常致密。人們發(fā)現(xiàn)二氧化硅層具有阻止雜質(zhì)侵入的作用，另外它還有極其穩(wěn)定的化學(xué)性質(zhì)和絕緣性。因?yàn)檫@些性質(zhì)，二氧化硅層在硅集成電路中

35、起著非常重要的作用。加工流程 有熱氧化法生產(chǎn)二氧化硅緩沖層，用來減小后續(xù)中氮化硅對(duì)晶圓的應(yīng)力。 3、光刻：集成電路制造中往往需要20-30次光刻工序，現(xiàn)在技術(shù)主要采用紫外線為光源的光刻技術(shù)。光刻工序包括翻版圖形掩膜制造，硅基片表面光刻膠的涂覆，預(yù)烘、曝光、顯影、后烘、腐蝕、以及光刻膠去除等工序。 3.1、光刻膠的涂覆：在涂覆光刻膠之前，將洗凈的基片表面涂上附著性增強(qiáng)劑或?qū)⒒旁诙栊詺怏w中進(jìn)行熱處理。光刻膠的涂覆是用轉(zhuǎn)速和旋轉(zhuǎn)時(shí)間可自由設(shè)定加工流程的甩膠機(jī)來進(jìn)行的。首先，用真空吸引法將基片吸在甩膠機(jī)的吸盤上，將具有一定粘度的光刻膠滴在基片的表面，然后以設(shè)定的時(shí)間和轉(zhuǎn)速甩膠。由于離心力的作用，光

36、刻膠在基片表面均勻的展開，多余的光刻膠被甩掉，獲得一定厚度的光刻膠膜，光刻膠膜的厚度由光刻膠的粘度和甩膠的轉(zhuǎn)速來控制。 3.2、預(yù)烘：由于涂覆好的光刻膠中含有溶劑，所以要在80左右的烘箱中在惰性氣體環(huán)境下預(yù)烘15-30分鐘，去除光刻膠中的溶劑。 3.3、曝光：使用高壓水銀燈，使光通過掩膜板照射在加工流程光刻膠上，使光刻膠獲得與掩膜圖形同樣的感光圖形。 3.4、顯影：將顯影液全面的噴在光刻膠上，或?qū)⑵毓夂蟮幕菰陲@影液中幾十秒，則正型光刻膠的曝光部分（或負(fù)型光刻膠的未曝光部分）被溶解。顯影后的圖形精度受顯影液的濃度、溫度以及顯影的時(shí)間等影響。顯影后用純水清洗。 3.5、后烘：為使殘留在光刻膠中

37、的有機(jī)溶劑完全揮發(fā)，提高光刻膠和基片的粘結(jié)性及光刻膠的耐腐蝕能力，通常將基片在120-200溫度下烘烤20-30分鐘。 4、腐蝕：經(jīng)過上述工序后，以復(fù)制到光刻膠上的集加工流程成電路的圖形作為掩膜，對(duì)下層的材料進(jìn)行腐蝕。腐蝕技術(shù)是利用化學(xué)腐蝕法把材料的某一部分去除的技術(shù)。腐蝕分為兩大類，濕法腐蝕（進(jìn)行腐蝕的化學(xué)物質(zhì)是溶液）；干法腐蝕（亦稱刻蝕，進(jìn)行腐蝕的化學(xué)物質(zhì)是氣體）。 濕法腐蝕：采用溶液進(jìn)行腐蝕是一種各向同性腐蝕。因此，光刻膠掩膜下的薄膜材料，在膜方向上也隨著時(shí)間的增長(zhǎng)而腐蝕，因此，出現(xiàn)與掩膜圖形不一致的現(xiàn)象，不適用于精細(xì)化工藝。 干法腐蝕：干法刻蝕分為各向同性和各向異性兩種。加工流程采用等

38、離子進(jìn)行刻蝕是各向同性的典型。精細(xì)圖形采用各向異性很強(qiáng)的干法刻蝕來實(shí)現(xiàn)。 光刻膠的去除：經(jīng)腐蝕完成圖形復(fù)制后，在用剝離液去除光刻膠，完成整個(gè)光學(xué)工序。 5、摻雜：摻雜就是將所需要的雜質(zhì)加入到晶圓內(nèi)部，并使其在晶圓中的一部分區(qū)域按照一定的濃度分布，從而改變器件的電學(xué)性能。利用摻雜技術(shù)，可以制作PN結(jié)、歐姆接觸區(qū)以及電阻等各種器件。摻雜技術(shù)分為擴(kuò)散技術(shù)和離子注入技術(shù)。 擴(kuò)散技術(shù)：擴(kuò)散法是將摻雜氣體導(dǎo)入放有硅片的高溫加工流程爐，將雜質(zhì)擴(kuò)散到硅片內(nèi)的一種方法。其優(yōu)點(diǎn)是批量生產(chǎn)，獲得高濃度。 離子注入：離子注入法是利用電場(chǎng)加速雜質(zhì)離子，將其注入硅襯底的方法。離子注入法的特點(diǎn)是可以精密的控制擴(kuò)散法難以得到

39、的低濃度雜質(zhì)分布。離子注入后，要在800-1000的高溫下進(jìn)行熱處理（即退火處理），以使離子注入時(shí)產(chǎn)生的結(jié)晶損傷得到恢復(fù)，同時(shí)為了防止硅表面污染，通常要在注入表面形成薄薄的二氧化硅層，雜質(zhì)離子透過這層二氧化硅進(jìn)行注入。 6、淀積：薄膜淀積是芯片加工過程中一個(gè)至關(guān)重要加工流程的工藝步驟，通過淀積工藝可以在硅片上生長(zhǎng)各種導(dǎo)電薄膜層和絕緣薄膜層。各種不同類型的薄膜淀積到硅片上，在某種情況下，這些薄膜成為器件結(jié)構(gòu)中的一個(gè)完整部分，另外一些薄膜則充當(dāng)了工藝過程中的犧牲品，并且在后續(xù)工藝中被去掉。 薄膜的淀積方法根據(jù)其用途的不同而不同，厚度通常小于1um。有絕緣膜，半導(dǎo)體薄膜，金屬薄膜等各種各樣的薄膜。薄

40、膜的沉積法主要有利用化學(xué)反應(yīng)的CVD和物理現(xiàn)象的PVD兩大類。一般而言，PVD溫度低，沒有有毒氣體的問題；CVD溫度高，需要達(dá)到1000以上將加工流程氣體解離來產(chǎn)生化學(xué)作用。PVD沉積到表面的附著力膠CVD差些。半導(dǎo)體制程中的金屬導(dǎo)電膜大多使用PVD沉淀，而其他絕緣膜則大多數(shù)采用要求較嚴(yán)謹(jǐn)?shù)腃VD技術(shù)。 典型的N阱CMOS工藝流程：N阱CMOS工藝采用輕摻雜P型硅晶圓片作為襯底，在襯底上做出N阱，用于制作PMOS晶體管，而在P型襯底上制作NMOS晶體管，主要有流程有： （1）生長(zhǎng)一層SiO2。 （2）在SiO2上涂光刻膠，光刻N(yùn)阱摻雜窗口（一次光刻）。加工流程 （3）用HF刻蝕窗口處的SiO2

41、，去膠。 （4）在窗口處注入N型雜質(zhì)。 （5）形成N阱，去除硅片上的SiO2。 （6）生長(zhǎng)一層SiO2，再生長(zhǎng)一層Si3N4。光刻場(chǎng)區(qū)（二次光刻），刻蝕場(chǎng)區(qū)的Si3N4，去膠。由于Si3N4和Si之間的應(yīng)力較大，而SiO2與Si和Si3N4之間的應(yīng)力較小，所以用SiO2作為過渡層。 （7）生長(zhǎng)場(chǎng)區(qū)SiO2（場(chǎng)氧）。CMOS工藝之所以不象NMOS工藝那樣直接生長(zhǎng)場(chǎng)氧，一是因?yàn)镃MOS工藝比NMOS工藝出現(xiàn)得晚，更先進(jìn)；二是因?yàn)樯L(zhǎng)場(chǎng)氧時(shí)加工流程間很長(zhǎng)，會(huì)消耗很多硅，這樣會(huì)使有源區(qū)邊緣產(chǎn)生很高的臺(tái)階，給以后臺(tái)階覆蓋帶來困難，臺(tái)階太高會(huì)產(chǎn)生覆蓋死角。 （8）去除Si3N4和有源區(qū)處的SiO2。 （9

42、）重新生長(zhǎng)一層薄薄的SiO2（柵氧）。 （10）生長(zhǎng)一層多晶硅。 （11）光刻多晶硅柵極（三次光刻）。 （12）刻蝕柵極以外的多晶硅，去膠。 （13）光刻P+離子注入窗口（四次光刻），刻蝕窗口處的SiO2，去膠。在窗口處注入P型雜質(zhì)，形成PMOS加工流程的源漏區(qū)和襯底歐姆接觸。生長(zhǎng)SiO2。 （14）光刻N(yùn)+離子注入窗口（五次光刻），刻蝕窗口處的SiO2，去膠。在窗口處注入N型雜質(zhì)，形成NMOS的源漏區(qū)和阱歐姆接觸。 （15）生長(zhǎng)一層SiO2。 （16）光刻接觸孔（六次光刻），刻蝕接觸孔處的SiO2，去膠。 （17）生長(zhǎng)一層金屬，光刻金屬引線（七次光刻）。 （18）刻蝕引線外的金屬，去膠。 （19）淀積鈍化層。加工流程PCM測(cè)試 PCM即工藝控制監(jiān)控（Process Control Monitor）的縮寫。PCM測(cè)試的基本作用即通過電參數(shù)對(duì)工藝控制起到監(jiān)控作用，同時(shí)它也是反映產(chǎn)品質(zhì)量的一種手段。PCM主要把線上一些工藝異常及時(shí)反映出來，在產(chǎn)品出廠前進(jìn)行最后一道質(zhì)量檢驗(yàn)。其作用歸納起來，有如下幾點(diǎn)： 1、對(duì)產(chǎn)品進(jìn)行參數(shù)質(zhì)量檢驗(yàn)； 2、通過PCM測(cè)試，獲取線上異常信息； 3、為線上的工藝試驗(yàn)提取參數(shù)信息；加工流程 4、進(jìn)行客戶反饋產(chǎn)品失效原因分析；