z1課程設(shè)計(jì)數(shù)字系統(tǒng)設(shè)計(jì)

1、EDA與數(shù)字系統(tǒng)設(shè)計(jì)參考教材：1 李國(guó)麗編，EDA與數(shù)字系統(tǒng)設(shè)計(jì)，2004年第一版, 2009第二版2 王金明編，Verilog HDL程序設(shè)計(jì)教程，2004EDA與數(shù)字系統(tǒng)設(shè)計(jì)1 數(shù)字系統(tǒng)的設(shè)計(jì)方法2 EDA設(shè)計(jì)的主要流程3 硬件描述語(yǔ)言簡(jiǎn)介1 數(shù)字系統(tǒng)設(shè)計(jì)方法1.1 數(shù)字系統(tǒng)的概念1.2 數(shù)字系統(tǒng)設(shè)計(jì)的發(fā)展過(guò)程1.3 數(shù)字系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)1.1 數(shù)字系統(tǒng)的概念數(shù)字系統(tǒng)是對(duì)數(shù)字信息進(jìn)行存儲(chǔ)、傳輸、處理的電子系統(tǒng)。數(shù)字系統(tǒng)一般由控制電路、I/O電路、時(shí)基電路等邏輯功能部件構(gòu)成，實(shí)現(xiàn)復(fù)雜邏輯功能的電路。數(shù)字系統(tǒng)是發(fā)展的主流。1.2數(shù)字系統(tǒng)設(shè)計(jì)的方法手工設(shè)計(jì)階段CAD設(shè)計(jì)技術(shù)EDA設(shè)計(jì)技術(shù)手工設(shè)計(jì)階

2、段畫出真值表，邏輯化簡(jiǎn)，寫出邏輯表達(dá)式，畫出相應(yīng)的邏輯圖；選擇元器件，搭制線路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。 集成電路設(shè)計(jì)還必須手工繪制版圖，及刻膜等一系列復(fù)雜的手工操作。CAD設(shè)計(jì)技術(shù)借助計(jì)算機(jī)進(jìn)行輔助設(shè)計(jì)，完成圖形(邏輯圖、版圖等)輸入與編輯工作。實(shí)現(xiàn)模擬仿真。對(duì)于集成電路版圖設(shè)計(jì)而言，還可以進(jìn)行設(shè)計(jì)過(guò)程的幾何規(guī)則檢查(DRC：Design Rule Check)、電學(xué)規(guī)則檢查(ERC: Electrical Rule Check)。CAD：compute aided designElectronics WorkBench(EWB) mutsim支持電路圖輸入。摸擬電路、數(shù)字電路、混合電路仿真。

3、Protel畫電路圖, 電路制版, 系統(tǒng)仿真EDA設(shè)計(jì)技術(shù)EDA：Electronic Design Automation EDA電子設(shè)計(jì)自動(dòng)化: 以計(jì)算機(jī)科學(xué)和微電子技術(shù)為平臺(tái)，匯集了計(jì)算機(jī)技術(shù)、微電子結(jié)構(gòu)與工藝學(xué)和電子技術(shù)等成果，是先進(jìn)的CAD。EDA設(shè)計(jì)技術(shù) 到了80年代后期CAD技術(shù)日益成熟，從而真正跨入EDA時(shí)代。完成從CAD到EDA的突破主要體現(xiàn)在以下兩方面： 采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入 庫(kù)(Library)的引入 EDA工具之所以能夠完成各種自動(dòng)化設(shè)計(jì)過(guò)程，關(guān)鍵是各類庫(kù)的支持。如邏輯仿真時(shí)的仿真庫(kù)、邏輯綜合時(shí)的綜合庫(kù)、版圖綜合時(shí)的版圖庫(kù)、測(cè)試綜合時(shí)的測(cè)試庫(kù)等。1.3 數(shù)字系統(tǒng)設(shè)

4、計(jì)的實(shí)現(xiàn)（1）選用通用集成電路芯片構(gòu)成數(shù)字系統(tǒng)； 缺點(diǎn)：可靠性不高，元件連線多，功耗大。（2）設(shè)計(jì)專用集成電路.(Application Specific Integrated Circuit -ASIC)。缺點(diǎn)：設(shè)計(jì)周期長(zhǎng)，成本高。（3）應(yīng)用可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)(PLD).CPLD和FPGACPLD是復(fù)雜可編程邏輯器件(Complex Programmable Logic Device)的簡(jiǎn)稱. FPGA是現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以我們有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件

5、或CPLD/FPGA。EDA與數(shù)字系統(tǒng)設(shè)計(jì)1 數(shù)字系統(tǒng)與設(shè)計(jì)方法2 EDA設(shè)計(jì)的主要流程3 硬件描述語(yǔ)言簡(jiǎn)介2 EDA設(shè)計(jì)的主要流程2.1 ASIC設(shè)計(jì)流程2.2 PLD設(shè)計(jì)步驟ASIC設(shè)計(jì)的層次劃分層次內(nèi)容支持工具系統(tǒng)層規(guī)定功能、定時(shí)關(guān)系、引腳分配等空域和時(shí)域性能。流程圖、圖解、高級(jí)語(yǔ)言。結(jié)構(gòu)層全面組織各功能實(shí)體。HDL、平面布置圖、方框圖、估計(jì)芯片面積和時(shí)鐘周期的程序。功能模塊層（行為、算法）基本運(yùn)行和控制方法。庫(kù)、模塊產(chǎn)生器、符號(hào)圖輸入、測(cè)試生成程序。寄存器傳送層數(shù)據(jù)流、功能模塊和微指令的結(jié)合。綜合、模擬、驗(yàn)證和測(cè)試分析程序，資源利用評(píng)估程序。邏輯層門電路的布爾函數(shù)。符號(hào)圖輸入、綜合程序

6、、模擬和驗(yàn)證程序，PLA開發(fā)工具。開關(guān)層晶體管電路的電特性。RC提取程序、定時(shí)驗(yàn)證和電特性分析程序。版圖層幾何尺寸條件。版圖編輯器/網(wǎng)表提取器、設(shè)計(jì)規(guī)則檢查器、布局布線程序。We see design throughyour eyesMonter推薦設(shè)計(jì)流程HDL RTL 級(jí)仿真(ModelSim,Seamless CVE, Celaro)文本的HDL輸入(emacs,vi,HDLAuthor)RTL 測(cè)試綜合(Embedded core/memory, boundary scan)(MBISTArchitect,LBISTArchitect,BSDArchitect)邏輯掃描測(cè)試綜合與分析(

7、DFTAdvisor,DFTInsight)門級(jí)仿真測(cè)試碼生成與故障仿真(FastScan,FlexTest,QuickFault II)物理版圖設(shè)計(jì)(IC Station,CDS SE*, SYN Apollo*)圖形HDL輸入(HDL designer)IP 庫(kù)(Inventra Soft Cores)如：8051 CPU core;FFT DSP core;USB 1.0/2.0 interface邏輯綜合和優(yōu)化(Leonardo,SynopsysDC*)高層綜合(Monet)原理圖設(shè)計(jì)輸入(Design Architect-IC)VerilogVHDLVerilogVHDLTestbe

8、nchTestbenchVerilogVHDLVerilogVHDLTestbenchTestbenchConstraintFileConstraintFileVerilogVHDLEDIFVerilogVHDLEDIF原理圖輸入(Design Architect)EDDMVerilogVHDL,EDIFEDDMVerilogVHDL,EDIFVerilogVHDLEDIFVerilogVHDLEDIFTestbenchTestbenchTest patternsTest patternsConstraintFileConstraintFileASIC 廠商實(shí)現(xiàn)工具VerilogVHDLEDI

9、FVerilogVHDLEDIF寄生參數(shù)提取和延時(shí)計(jì)算(xCalibre/RC Delay)SDFSDFASIC制造ASIC制造Dynamic(ModelSim,CVE,QuickSimII, Celaro)Static(SST Velocity,Formal Pro)物理驗(yàn)證與后仿真(Calibre/MachTA)ASIC后端設(shè)計(jì)ASIC溜片與制造注：流程中紅色文字表Mentor 設(shè)計(jì)工具紫色文字表第三方廠家的工具ASIC設(shè)計(jì)測(cè)試ASIC綜合2.2 PLD設(shè)計(jì)步驟1、設(shè)計(jì)輸入 Graphic editor2、編譯（檢查語(yǔ)法錯(cuò)誤） Compiler 3、仿真 (時(shí)序檢查） Simulate4、

10、管腳分配 FloorPlan editor5、編譯（檢查系統(tǒng)設(shè)計(jì)錯(cuò)誤）6、下載 Configure7、實(shí)驗(yàn)驗(yàn)證1-6在計(jì)算機(jī)上完成PLD設(shè)計(jì)流程設(shè)計(jì)輸入編譯Compiler管腳分配編譯下載Configure實(shí)驗(yàn)驗(yàn)證項(xiàng)目校驗(yàn)仿真SimulateEDA與數(shù)字系統(tǒng)設(shè)計(jì)1 數(shù)字系統(tǒng)與設(shè)計(jì)方法2 EDA設(shè)計(jì)的主要流程3 硬件描述語(yǔ)言（HDL）簡(jiǎn)介3 硬件描述語(yǔ)言HDL（Hardwhare Description Language）是用文本形式來(lái)描述數(shù)字電路的內(nèi)部結(jié)構(gòu)和信號(hào)連接關(guān)系的一類語(yǔ)言，類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言的語(yǔ)言形式和結(jié)構(gòu)形式。設(shè)計(jì)者可以利用HDL描述設(shè)計(jì)的電路，然后利用EDA工具進(jìn)行綜合和仿

11、真，最后形成目標(biāo)文件，再用ASIC或PLD器件實(shí)現(xiàn)。HDL分類硬件描述語(yǔ)言的發(fā)展至今約有20多年的歷史，并成功地應(yīng)用于數(shù)字系統(tǒng)開發(fā)的各個(gè)階段：設(shè)計(jì)、綜合、仿真和驗(yàn)證等，使設(shè)計(jì)過(guò)程達(dá)到高度自動(dòng)化。硬件描述語(yǔ)言有多種類型，最具代表性的、使用最廣泛的是:VHDL（Very High Speed Intergated Circuit Hardware Description Language）語(yǔ)言Verilog HDL語(yǔ)言。 用HDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的優(yōu)點(diǎn) 能將電子系統(tǒng)在不同的抽象層次上進(jìn)行精確而簡(jiǎn)練的描述。 能在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)中的系統(tǒng)進(jìn)行仿真驗(yàn)證。較高層次的HDL描述與具體工藝實(shí)現(xiàn)無(wú)關(guān)，

12、便于標(biāo)準(zhǔn)化與發(fā)展可重用設(shè)計(jì)技術(shù)。便于修改設(shè)計(jì)，縮短設(shè)計(jì)周期，推動(dòng)EDA設(shè)計(jì)技術(shù)及整個(gè)電子行業(yè)的快速發(fā)展。 Verilog HDL的歷史 是在C語(yǔ)言基礎(chǔ)上發(fā)展出來(lái)的。 由GDA(Gateway Design Automation)公司的Phil Moorby在1983年末首創(chuàng)。1985年Moorby推出它的第三個(gè)商用仿真器Verilog-XL,獲得了巨大的成功 。1989年CADENCE公司收購(gòu)了GDA公司，使得Verilog HDL成為了該公司的專有技術(shù)。1990年CADENCE公司公開發(fā)表了Verilog HDL，并成立OVI組織以推動(dòng)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995. VHDL的歷史 VHDL語(yǔ)言由美國(guó)國(guó)防部發(fā)起創(chuàng)建，當(dāng)時(shí)制訂了一個(gè)名為VHSIC（Very High Speed Integrated Circuit）的計(jì)劃，其目的是為了能制定一個(gè)標(biāo)準(zhǔn)的文件格式和語(yǔ)法，要求各武器承包商遵循該標(biāo)準(zhǔn)描述其設(shè)計(jì)的電路，以便于保存和重復(fù)使用電子電路設(shè)計(jì)。VHDL語(yǔ)言的全稱為“超高速集成電路硬件描述語(yǔ)言”（VHSIC Hardware Description Language），于1982年正式誕生，VHDL吸取了計(jì)算機(jī)高級(jí)語(yǔ)言語(yǔ)法嚴(yán)謹(jǐn)?shù)膬?yōu)點(diǎn)，采