數(shù)字電子技術(shù)基礎(chǔ)課后答案

1、-. z.第一章 邏輯代數(shù)根底1.1 、用布爾代數(shù)的根本公式和規(guī)則證明以下等式。1.2 、求以下函數(shù)的反函數(shù)。1.3 、寫出以下函數(shù)的對(duì)偶式。1.4 、證明函數(shù) F 為自對(duì)偶函數(shù)。1.5 、用公式將以下函數(shù)化簡(jiǎn)為最簡(jiǎn) 與或式。1.6 、邏輯函數(shù)。假設(shè) A 、 B 、 C 、 D 、的輸入波形如下圖，畫出邏輯函數(shù) F 的波形。 1.7 、邏輯函數(shù) F 1 、 F 2 、 F 3 的邏輯圖如圖 2 35 所示，證明 F 1 =F 2 =F 3 。1.8 、給出與非門、或非門及異或門邏輯符號(hào)如圖 2 36 a 所示，假設(shè) A 、 B 的波形如圖 2 36 b ，畫出 F 1 、 F 2 、 F 3

2、波形圖。1.9 、用卡諾圖將以下函數(shù)化為最簡(jiǎn)與或式。1.10 、將以下具有無(wú)關(guān)最小項(xiàng)的函數(shù)化為最簡(jiǎn)與或式； 1.11 、用卡諾圖將以下函數(shù)化為最簡(jiǎn)與或式；1.12 用卡諾圖化簡(jiǎn)以下帶有約束條件的邏輯函數(shù) 1.13 、用最少的與非門畫出以下多輸出邏輯函數(shù)的邏輯圖。第二章 門電路 2.1 由 TTL 門組成的電路如圖 2.1 所示，它們的輸入短路電流為 I is =1.6mA ，高電平輸入漏電流 I iH = 40。試問(wèn)：當(dāng) A=B=1 時(shí)， G 1 的 灌 電流拉，灌為 3.2mA ； A=0 時(shí)， G 1 的 拉 電流拉，灌為120。 2.2 圖 2.2 中示出了*門電路的特性曲線，試據(jù)此確定

3、它的以下參數(shù)：輸出高電平 U OH = 3V ；輸出低電平 U OL = 0.3V ；輸入短路電流 I iS = 1.4mA ；高電平輸入漏電流 I iH = 0.02mA ；閾值電平 U T = 1.5V ；開門電平 U ON = 1.5V ；關(guān)門電平 U OFF = 1.5V ；低電平噪聲容限 U NL = 1.2V ；高電平噪聲容限 U NH = 1.5V ；最大灌電流 I OLma* = 15mA ；扇出系數(shù) N= 10 . 2.3 TTL 門電路輸入端懸空時(shí)，應(yīng)視為 高電平 ；高電平，低電平，不定此時(shí)如用萬(wàn)用表測(cè)量其電壓，讀數(shù)約為 1.4V 3.6V ， 0V ， 1.4V 。 2.

4、4 CT74 、 CT74H 、 CT74S 、 CT74LS 四個(gè)系列的 TTL 集成電路，其中功耗最小的為 CT74LS ；速度最快的為 CT74S ；綜合性能指標(biāo)最好的為 CT74LS 。 2.5 CMOS 門電路的特點(diǎn)：靜態(tài)功耗 極低 很大，極低；而動(dòng)態(tài)功耗隨著工作頻率的提高而 增加 增加，減小，不變；輸入電阻 很大 很大，很?。辉肼暼菹?高 高，低，等于 TTL 門。 2.6 集電極開路門 OC 門在使用時(shí)須在 輸出與電源 之間接一電阻輸出與地，輸出與輸入，輸出與電源。2.7 假設(shè) G 2 的懸空的輸入端接至 0.3V ，結(jié)果如下表2.9 輸入懸空時(shí)為高電平， M= 0 ， V M

5、=0.2V , 三態(tài)門輸出為高阻， M 點(diǎn)電位由后面與或非門的輸入狀態(tài)決定，后面與門中有一輸入為 0 ，所以 V M =0V 。 2.10 2.11 上圖中門 1 的輸出端斷了，門 2 、 3 、 4 為高電平輸入，此時(shí) V M =1.6V 左右。 2.12 不能正常工作，因?yàn)?不能同時(shí)有效，即不能同時(shí)為低電平。 2.13 圖為由 TTL 與非門組成的電路，輸入 A 、 B 的波形如下圖，試畫出 V 0 的波形。2.14 圖中門 1 、 2 、 3 均為 TTL 門電路，平均延遲時(shí)間為 20ns ，畫出 V O 的波形。 2-8 1 、 Y 1 =ABCDE Y 2 =A+B+C+D+E 2

6、、該擴(kuò)展方法不適用于 TTL 門電路。對(duì)與門而言，當(dāng)擴(kuò)展端 C=0.3V 時(shí)，其輸入電壓約為 1V ，已大于 U iLma* (0.8V) ；對(duì)或門而言，當(dāng)擴(kuò)展端 C=U OHmin =2.4V 時(shí)，其輸入電壓約為 1.7V ，已小于 U iHmin (2V) ； 2-9 2-10 乙的說(shuō)確，因?yàn)樵擖c(diǎn)的電壓有可能是變化的，此時(shí)萬(wàn)用表測(cè)得的是電壓的平均值， 1.8V 的讀數(shù)完全正常。 3.6 結(jié)果如下表： 3.7 1. 真值表 : 3. 表達(dá)式： F 2 =M ， 3.8 1 、真值表 3.93.11 3.12 把 BCD 8421 碼 轉(zhuǎn)換為 BCD 5421 碼 ，前五個(gè)數(shù)碼不需改變，后五個(gè)

7、數(shù)碼加 3 。據(jù)此可得加數(shù)低兩位的卡諾圖，所以 3.14 1 、 2 、用八選一數(shù)據(jù)選擇器和門電路實(shí)現(xiàn)。 3.15 用 8 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)以下函數(shù)： 第四章 觸發(fā)器和定時(shí)器4.1 4.2 1 特性表 (CP=0 時(shí)，保持； CP=1 時(shí)如下表 )(2) 特性方程 (3) 該電路為鎖存器時(shí)鐘型 D 觸發(fā)器。 CP=0 時(shí)，不接收 D 的數(shù)據(jù)； CP=1 時(shí)，把數(shù)據(jù)鎖存。 ( 但該電路有空翻 ) 4.3 (1) 、 C=0 時(shí)該電路屬于組合電路； C=1 時(shí)是時(shí)序電路。 (2) 、 (3) 、輸出 Q 的波形如以下圖。 4.4 4.5 4.6 4.7 1 、 CP 作用下的輸出 Q 1 Q

8、 2 和 Z 的波形如以下圖； 2 、 Z 對(duì) CP 三分頻。 4.8 由得 D 觸發(fā)器轉(zhuǎn)換為 J-K 觸發(fā)器的邏輯圖如下面的左圖；而將 J-K 觸發(fā)器轉(zhuǎn)換為 D 觸發(fā)器的邏輯圖如下面的右圖。 4.11 1 、 555 定時(shí)器構(gòu)成多諧振蕩器。 2 、 u c, u o 1 , u o 2 的波形 3 、 u o 1 的頻率 ,u o 2 的頻率 f 2 =158H z 4 、如果在 555 定時(shí)器的第 5 腳接入 4V 的電壓源，則 u o 1 的頻率變?yōu)?4.12 圖 (a) 是由 555 定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路。 1 、工作原理略； 2 、暫穩(wěn)態(tài)維持時(shí)間 t w =1.1RC=10ms

9、(C 改為 1) ； 3 、 u c 和 u o 的波形如以下圖： 4 、假設(shè) u i 的低電平維持時(shí)間為 15m s ，要求暫穩(wěn)態(tài)維持時(shí)間 t w 不變，可參加微分電路 4.13 由 555 定時(shí)器構(gòu)成的施密特觸發(fā)器如圖 (a) 所示 1 、電路的電壓傳輸特性曲線如左以下圖； 2 、 u o 的波形如右以下圖； 3 、為使電路能識(shí)別出 u i 中的第二個(gè)尖峰，應(yīng)降低 555 定時(shí)器 5 腳的電壓至 3V 左右。 4 、在 555 定時(shí)器的 7 腳能得到與 3 腳一樣的信號(hào)，只需在 7 腳與電源之間接一電阻。 4.14 延遲時(shí)間 t d =1.1 1 10=11s 揚(yáng)聲器發(fā)出聲音的頻率 。第五

10、章 時(shí)序數(shù)字電路5.1 解： 5.2 解： 5.3 解： 邏輯功能：可自啟動(dòng)的同步五進(jìn)制加法計(jì)數(shù)器。5.4 邏輯功能：移位存放器型四進(jìn)制計(jì)數(shù)器。 5.55.6 解： 1 當(dāng) * 1 * 2 = 00 ；初始狀態(tài)為 00 時(shí)：邏輯功能： 電路實(shí)現(xiàn) 2 分頻。( 2 )當(dāng) * 1 * 2 = 01 ；初始狀態(tài)為 00 時(shí)邏輯功能： 電路實(shí)現(xiàn) 3 分頻。 3 當(dāng) * 1 * 2 = 11 ；初始狀態(tài)為 00 時(shí)：邏輯功能： 電路實(shí)現(xiàn) 4 分頻。5.75.8 (1) 根本 R-S 觸發(fā)器 ( ) ； (2) 同步 R-S 觸發(fā)器 ； (3) 主從 J-K 觸發(fā)器 ( 能 ； (4) 維持阻塞 D 觸發(fā)

11、器 ( 能 ； (5) 邊沿 J-K 觸發(fā)器 ( 能 ) ； (6) CMOS 主從 D 觸發(fā)器能 。 5.9 根據(jù)題意，很容易畫出下面的邏輯圖： 5.10 解：四種狀態(tài)應(yīng)使用 2 個(gè)觸發(fā)器。設(shè)： Q 1 =Y 1 ， Q 0 =Y 0用 D 觸發(fā)器設(shè)計(jì)； 5.11 解：用 J K 觸發(fā)器設(shè)計(jì)一個(gè) 4 進(jìn)制計(jì)數(shù)器， Q 1 Q 0 為變量譯碼器的輸入。 5.12 解： 5.13 解：設(shè) S 0 ：初始及檢測(cè)成功狀態(tài)； S 1 ：輸入一個(gè) 1 狀態(tài)； S 2 ：輸入 10 狀態(tài)； S 3 ：輸入 101 狀態(tài)； * ：輸入； Z ：輸出。 從 JK 的卡諾圖可以看出電路的 簡(jiǎn)化結(jié)果相似，以方案三

12、畫邏輯電路 5.14 解：從時(shí)序圖可得出狀態(tài)圖為： 5.15 解：方法一：從時(shí)序圖中可以看出將 Y 1 、 Y 2 、 Z 為輸出時(shí)，每經(jīng)過(guò) 8 個(gè)時(shí)鐘為一個(gè)循環(huán)。同理，從卡諾圖可以求出： 方法二：從時(shí)序圖中可以看出 Y 1 Y 2 的狀態(tài)為 00 11 01 10 00 。 設(shè)：則狀態(tài)圖、狀態(tài)表為： 顯然，方法二的結(jié)果比方法一的結(jié)果要簡(jiǎn)單得多。其邏輯圖為： 5.16 解： ZW 的狀態(tài)為 00 、 01 、 10 、 11 ，所以設(shè)： 輸出 Z=Q 1 ； W=Q 0 ；輸入： * 5.17 解： 1 、狀態(tài)轉(zhuǎn)換圖 2.Qd 對(duì) CP 十分頻， Qd 的占空比是 50% 。 5.18 答案：

13、 圖 (a) 是七進(jìn)制計(jì)數(shù)器，圖 (b) 是十進(jìn)制計(jì)數(shù)器，圖 (c) 是十進(jìn)制計(jì)數(shù)器 (6 7 . 15 6) 1 、假設(shè)將圖 (a) 中與非門 G 的輸出改接至 C r 端，而令 L D =1 ，電路變?yōu)榱M(jìn)制 2 、圖 (b) 電路的輸出采用的是余 三碼 。 5.19 答案：方法是用 90 16=5 10 ，高位用 0101 作譯碼狀態(tài) , 低位用 1010 作譯碼狀態(tài)，由此得到了置數(shù)端 L D 的連接方式。5.20 答案：圖 (a) 為三進(jìn)制，圖 (b) 為四進(jìn)制，圖 (c) 為七進(jìn)制，圖 (d) 為十二進(jìn)制，圖 (e) 為三十七進(jìn)制 5.21 解： 1. 對(duì)應(yīng) CP 的輸出 Q a Q

14、 d Q c 和 Qb 的波形和狀態(tài)轉(zhuǎn)換圖如以下圖： 2 、按 Q a Q d Q c Qb 順序電路給出的是 BCD 5421 碼 3 、按 Q d Q c QbQ a 順序電路給出的編碼如以下圖： 5.22 答案： 當(dāng) MN 為各種不同輸入時(shí)，可組成四種不同進(jìn)制的計(jì)數(shù)器 第六章 大規(guī)模集成電路6.1 填空 1 、按構(gòu)成材料的不同，存儲(chǔ)器可分為磁芯和半導(dǎo)體存儲(chǔ)器兩種。磁芯存儲(chǔ)器利用 正負(fù)剩磁 來(lái)存儲(chǔ)數(shù)據(jù)；而半導(dǎo)體存儲(chǔ)器利用 器件的開關(guān)狀態(tài) 來(lái)存儲(chǔ)數(shù)據(jù)。兩者相比，前者一般容量較 大 ；而后者具有速度 快 的特點(diǎn)。 2 、半導(dǎo)體存儲(chǔ)器按功能分有 ROM 和 RAM 兩種。 3 、 ROM 主要由

15、 地址譯碼器 和 存儲(chǔ)矩陣 兩局部組成。按照工作方式的不同進(jìn)展分類， ROM 可分為 固定容的 ROM 、 PROM 和 EPROM 三種。 4 、* EPROM 有 8 數(shù)據(jù)線， 13 位地址線，則其存儲(chǔ)容量為 2 13 8 。 5 、 PLA 一般由 與 ROM 、 或 ROM 和 反應(yīng)邏輯網(wǎng)絡(luò) 三局部組成。 6.2 6.36.46.56.6第七章 數(shù)模與模數(shù)轉(zhuǎn)換器7.1 填空 1 、 8 位 D/A 轉(zhuǎn)換器當(dāng)輸入數(shù)字量只有最高位為高電平時(shí)輸出電壓為 5V, 假設(shè)只有最低位為高電平，則輸出電壓為 40mV 。假設(shè)輸入為 10001000 ，則輸出電壓為 5.32V 。 2 、 A/D 轉(zhuǎn)換的一般步驟包括 采樣 、 保持 、 量化 和 編碼 。 3 、被轉(zhuǎn)換信號(hào)的上限頻率為 10kH Z ，則 A/D 轉(zhuǎn)換器的采樣頻率應(yīng)高于 20kH Z 。完成一次轉(zhuǎn)換所用時(shí)間應(yīng)小于 。 4 、衡量 A/D 轉(zhuǎn)換器性能的兩個(gè)主要指標(biāo)是 精度 和 速度 。 5 、就逐次逼近型和雙積分型兩種 A/D 轉(zhuǎn)換器而言， 雙積分型 抗干擾能力強(qiáng)；逐次逼近型 轉(zhuǎn)換速度快。 7.2 7.3首先將二進(jìn)制計(jì)數(shù)器清零，使 U o =0 。加上輸入信號(hào) U i 0) ，比擬器 A 輸出高電平，翻開與門 G ，計(jì)數(shù)器開場(chǎng)計(jì)數(shù)， U o 增加。同時(shí) U i 亦增加，假設(shè) U i U o ，繼續(xù)計(jì)數(shù)，反之停頓計(jì)數(shù)。