EDA實(shí)驗(yàn)報(bào)告(四選一、四位比較器、加法器、計(jì)數(shù)器、巴克碼發(fā)生器)

1、實(shí)驗(yàn)14選1數(shù)據(jù)選擇器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.學(xué)習(xí)EDA軟件的基本操作。2學(xué)習(xí)使用原理圖進(jìn)行設(shè)計(jì)輸入。3初步掌握器件設(shè)計(jì)輸入、編譯、仿真和編程的過(guò)程。4學(xué)習(xí)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的使用方法。、實(shí)驗(yàn)儀器與器材1 EDA開(kāi)發(fā)軟件一套2.微機(jī).一-臺(tái)3實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng).一-臺(tái)4打印機(jī).一-臺(tái)三、實(shí)驗(yàn)說(shuō)明本實(shí)驗(yàn)通過(guò)使用基本門電路完成4選1數(shù)據(jù)選擇器的設(shè)計(jì)，初步掌握EDA設(shè)計(jì)方法中的設(shè)計(jì)輸入、編譯、綜合、仿真和編程的過(guò)程。實(shí)驗(yàn)結(jié)果可通過(guò)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)驗(yàn)證，在實(shí)驗(yàn) 開(kāi)發(fā)系統(tǒng)上選擇高、低電平開(kāi)關(guān)作為輸入，選擇發(fā)光二極管顯示輸出電平值。本實(shí)驗(yàn)使用Quartus II軟件作為設(shè)計(jì)工具，要求熟悉Quartus II軟件的使用環(huán)境和

2、基本操作，如設(shè)計(jì)輸入、編譯和適配的過(guò)程等。實(shí)驗(yàn)中的設(shè)計(jì)文件要求用原理圖方法輸入，實(shí)驗(yàn)時(shí)，注意原理圖編輯器的使用方法。 例如，元件、連線、網(wǎng)絡(luò)名的放置方法和放大、縮小、存盤、退出等命令的使用。學(xué)會(huì)管腳 鎖定以及編程下載的方法等。四、實(shí)驗(yàn)要求完成4選1數(shù)據(jù)選擇器的原理圖輸入并進(jìn)行編譯；對(duì)設(shè)計(jì)的電路進(jìn)行仿真驗(yàn)證；編程下載并在實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上驗(yàn)證設(shè)計(jì)結(jié)果。五、實(shí)驗(yàn)結(jié)果管腳分配:實(shí)驗(yàn)2 四位比較器一、實(shí)驗(yàn)?zāi)康脑O(shè)計(jì)四位二進(jìn)制碼比較器，并在實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上驗(yàn)證。學(xué)習(xí)層次化設(shè)計(jì)方法。二、實(shí)驗(yàn)儀器與器材 EDA開(kāi)發(fā)軟件一套.微機(jī)一臺(tái)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)一臺(tái)打印機(jī)一臺(tái)其它器件與材料若干4位二進(jìn)制碼 A3A2A1A0和三、實(shí)驗(yàn)

3、說(shuō)明本實(shí)驗(yàn)實(shí)現(xiàn)兩個(gè) 4位二進(jìn)制碼的比較器，輸入為兩個(gè)B3B2B1B0，輸出為 M(A=B, G(AB)和L (Acom2) then G=;M= ;L= O;elsif(comb1comb2) then M=1;G= O;L=else L=T;G= 0;M*lVTri(dBlP|1J Pt 1 IT1列劌TH (d7 B2IrEP哄IEIJMD言伽沖mg1 SO沁171EJj=IJhVTTl d* JJlitpLi_A&2l17 MCdIf試驗(yàn)3并行加法器設(shè)計(jì)一、試驗(yàn)?zāi)康脑O(shè)計(jì)一個(gè)4位加法器。體會(huì)用VHDL進(jìn)行邏輯描述的優(yōu)點(diǎn)。熟悉層次化設(shè)計(jì)方法。二、試驗(yàn)儀器與器材EDA開(kāi)發(fā)軟件一套微機(jī)一臺(tái)試驗(yàn)開(kāi)

4、發(fā)系統(tǒng)一臺(tái)打印機(jī)一臺(tái)其他器材和材料若干三、試驗(yàn)說(shuō)明本試驗(yàn)實(shí)現(xiàn)一個(gè) 4位二進(jìn)制數(shù)加法器，其功能框圖如圖所示。試驗(yàn)時(shí)用高低電平開(kāi)關(guān) 作為輸入，用數(shù)碼管作為輸出(或用發(fā)光二極管)，管腳鎖定可根據(jù)試驗(yàn)系統(tǒng)自行安排。全加器功能框圖四、實(shí)驗(yàn)要求用硬件描述語(yǔ)言編寫4位二進(jìn)制數(shù)全加器的源文件;對(duì)設(shè)計(jì)文件進(jìn)行編譯；仿真設(shè)計(jì)文件；編程下載并進(jìn)行試驗(yàn)驗(yàn)證。五、試驗(yàn)結(jié)果4位二進(jìn)制全加器的源文件：library ieee;use ieee.std_logic_1164.all;en tity adder4 isport(a,b: in std_logic_vector(3 downto 0);cin: in std_l

5、ogic_vector(3 dow nto 0);sum: out std_logic_vector(3 dow nto 0);count: out std_logic);end adder4;architecture behavioral of adder4 isbeginp1:process(a,b,ci n)variable vsum: std_logic_vector(3 dow nto 0); variable carry: std_logic;begincarry:=ci n;for i in 0 to 3 loopvsum(i):=(a(i) xor b(i) xor carry

6、;carry:=(a(i) and b(i) or (carry and (a(i) or b(i); end loop;sum=vsum;coun t：d2.3rh,(d M呷.VTT. lid -.3 v洱r畑 JiaLrr. (di,3lvrTL(d m*T_ 仙im1Ffll 戦 1U 3irqlJDuTpJtPlj|yf?35ini. D|OLtpiiPUUE3(1 ?！辈?“ ttkJTiiPBIJ2Flll AO ：2叮jn3.DjlOJEpd：Br_u:1J *1 . iTT. (| 換Lm 3LM力 L*_ “實(shí)驗(yàn)4計(jì)數(shù)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康腍DL描HDL語(yǔ)言計(jì)數(shù)器是實(shí)際中最為常

7、用的時(shí)序電路模塊之一，本實(shí)驗(yàn)的主要目的是掌握使用 述計(jì)數(shù)器類型模塊的基本方法。二、實(shí)驗(yàn)儀器與器材EDA開(kāi)發(fā)軟件一套微機(jī)一臺(tái)3實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)一臺(tái)4打印機(jī)一臺(tái)其他器材與材料若干三、實(shí)驗(yàn)說(shuō)明計(jì)數(shù)器是數(shù)字電路系統(tǒng)中最重要的功能模塊之一，設(shè)計(jì)時(shí)可以采用原理圖或 完成。下載驗(yàn)證時(shí)的計(jì)數(shù)時(shí)鐘可選連續(xù)或單脈沖，并用數(shù)碼管顯示計(jì)數(shù)值。四、實(shí)驗(yàn)要求1設(shè)計(jì)一個(gè)帶有計(jì)數(shù)允許輸入端、復(fù)位輸入端和進(jìn)位輸入端的十進(jìn)制計(jì)數(shù)器。編制仿真測(cè)試文件，并進(jìn)行功能仿真。下載并驗(yàn)證計(jì)數(shù)器功能。4為上述設(shè)計(jì)建立元件符號(hào)。5.在上述基礎(chǔ)上分別設(shè)計(jì)按8421BCD碼和二進(jìn)制計(jì)數(shù)的100進(jìn)制同步計(jì)數(shù)器。五、實(shí)驗(yàn)結(jié)果十進(jìn)制計(jì)數(shù)器程序：library

8、 ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter10 isport(e n, reset,clk:i n std_logic;q:buffer std_logic_vector(3 dow nto 0);co:out std_logic);end coun ter10;architecture behav of coun ter10 isbeginprocess(clk,e n)beginif clkeve nt and clk=1 the nif reset=1 then

9、q=0000;elsif en=1 the nif q1001 then q=q+1;else q=0000;end if;end if;end if;end process;cooutsig noutsig noutsig noutsig noutsig noutsig noutsig noutsig noutsig noutsig noutsig n1仿真波形圖:管腳分配:匸ftnniLr|CirGrcqs1皿札K pF:也劉ni一 WF靈學(xué)MIV .3 3-WrBTH 嗣3 3-vi -Ti i：dZX-說(shuō)WIT wiJuJt口冋理K 4i -“暦嚇創(chuàng)g:n32 訥聞pg；iFQ i V

10、t/TTl (rl1：r+lWQ沖】t附唧岀wimL#皿 q3xA?ntPH.V22力：比m6B6._S13 oTTKd.OUtsUlPU_AAWM.jjj已Lt._43 土WL 忖世訕FCMjMLK-NJ S LVTU(dF 聞JpgpnUOHZM才Ir冒呦3 a-wiTTi (da 井CifqJrpru AFa棗mEBE；13 i-vi/m (d咨“則皿丄PLg越m!.5tEf勺 3hWTTl“w iMPE 5J- .01M- W.: mmi m* apcupaPLJ押 lli J：=降V3 3 VrTTl 訓(xùn)W qR】PC4JEi i4= rl8ESJS 3 VIVTH dvuyrn(d

11、實(shí)驗(yàn)5巴克碼發(fā)生器一、實(shí)驗(yàn)?zāi)康?實(shí)現(xiàn)一個(gè)在通信領(lǐng)域中經(jīng)常使用的巴克碼發(fā)生器。2掌握用大規(guī)?？删幊踢壿嬈骷?shí)現(xiàn)時(shí)序電路的方法。二、實(shí)驗(yàn)儀器與器材EDA開(kāi)發(fā)軟件一套2.微機(jī)一臺(tái)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)一臺(tái)打印機(jī)一臺(tái)其它器件與材料若干三、實(shí)驗(yàn)說(shuō)明巴克碼發(fā)生器在數(shù)據(jù)通信、雷達(dá)和遙控領(lǐng)域有相當(dāng)廣泛的應(yīng)用。它能自動(dòng)產(chǎn)生周期性的序列碼。本實(shí)驗(yàn)要求產(chǎn)生的序列碼信號(hào)為（1110010）,可以用寄存器或同步時(shí)序電路實(shí)現(xiàn)。為了能夠通過(guò)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)驗(yàn)證試驗(yàn)結(jié)果，可以使用兩個(gè)輸入端，其中一個(gè)輸出端同時(shí)輸出巴克碼，另一個(gè)輸出端輸出節(jié)拍。巴克碼發(fā)生器的功能框圖如圖所示。四、實(shí)驗(yàn)要求1.寫出全部設(shè)計(jì)文件。編寫測(cè)試向量，進(jìn)行功能仿真。下載

12、并用實(shí)驗(yàn)板驗(yàn)證。五、實(shí)驗(yàn)結(jié)果巴克碼發(fā)生器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity back isport(clk,reset: in std_logic; dout1,dout2:out std_logic); end back;architecture behave of back is sig nal coun t7:i nteger range 0 to 6;beginprocess(clk,reset)beginif reset=1 the n coun t7=0; elsif clkeve nt and clk=1 the n if coun t76 the ncoun t7=co un t7+1;