2022年秋福師EDA技術(shù)在線作業(yè)二

1、(多選題) 1: EDA技術(shù)發(fā)展階段描述對(duì)的的是（）。A: CAD階段B: CAE階段C: EDA階段D: 以上都不對(duì)對(duì)的答案: (多選題) 2: TOP-down設(shè)計(jì)一般分為哪幾種層次（）。A: 系統(tǒng)級(jí)B: 功能級(jí)C: 門級(jí)D: 開關(guān)級(jí)對(duì)的答案: (多選題) 3: ASIC電路特點(diǎn)描述對(duì)的的是（）。A: 周期長B: 投入高C: 功耗低D: 省面積對(duì)的答案: (多選題) 4: 基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計(jì)流程涉及哪些階段（）。A: 設(shè)計(jì)輸入B: 綜合C: 布局布線D: 仿真和編程對(duì)的答案: (多選題) 5: 下面哪些是專業(yè)提供PLD器件廠商（）。A: XilinxB: Altera

2、C: LatticeD: Micsoftware對(duì)的答案: (多選題) 6: 常用的集成FPGA/CPLD開發(fā)工具有哪些（）。A: MAX+plus IIB: Quartus IIC: ISED: ispLEVER對(duì)的答案: (多選題) 7: 綜合有哪幾種形式()。A: RTLB: 邏輯綜合C: 將邏輯門表達(dá)轉(zhuǎn)換到幅員表達(dá)對(duì)的答案: (多選題) 8: 布局布線完畢后會(huì)產(chǎn)生哪些文獻(xiàn)（）。A: 芯片資源耗用的報(bào)告B: EDIFC: 延時(shí)網(wǎng)表D: 器件編程文獻(xiàn)對(duì)的答案: (多選題) 9: 基于EDA技術(shù)的設(shè)計(jì)中，一般有兩種設(shè)計(jì)思路（）。A: 自頂向下B: 自底向上C: 自前向后D: 自后向前對(duì)的答案

3、: (多選題) 10: 狀態(tài)機(jī)常用的編碼方式有（）。A: 順序編碼B: 格雷編碼C: 約翰遜編碼D: 一位熱碼對(duì)的答案: (判斷題) 1: 布局布線為將綜合生成的電路邏輯網(wǎng)表映射到具體的目的器件中實(shí)現(xiàn)，并產(chǎn)生最后的可下載文獻(xiàn)的過程。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 2: SOC是System On Chip,芯片系統(tǒng)的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 3: HDL是一種用文本形式來描述和設(shè)計(jì)電路的語言。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 4: 在EDA設(shè)計(jì)中一般采用硬件描述語言(HDL)進(jìn)行電路與系統(tǒng)的描述。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 5: 有

4、限狀態(tài)機(jī)的復(fù)位分為兩種：同步復(fù)位和異步復(fù)位。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 6: PROM(Programmable ReadOnly Memory），可編程只讀存儲(chǔ)器的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 7: 狀態(tài)機(jī)可以分為：米里型和摩爾型兩類。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 8: Verilog HDL數(shù)據(jù)類型是用來表達(dá)數(shù)字電路中的物理連線、數(shù)據(jù)存儲(chǔ)和傳播單元等物理量的。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 9: PLA是Programmable Logic Array,可編程邏輯陣列的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 10: 數(shù)

5、字設(shè)計(jì)流程中采用原理圖方式適合描述電路的連接關(guān)系核接口關(guān)系。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 11: 采用原理圖方式的數(shù)字設(shè)計(jì)的可重用性、可移植要差某些。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 12: Verilog HDL語法要素與軟件編程語言（如C語言）是完全相似的。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 13: 混合仿真器就是能同步支持Verilog和VHDL的仿真器。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 14: 用狀態(tài)機(jī)進(jìn)行設(shè)計(jì)具有速度快、構(gòu)造簡(jiǎn)樸、可靠性高等長處。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 15: 數(shù)字設(shè)計(jì)流程中的設(shè)計(jì)輸入的體現(xiàn)方式一般有原理圖

6、方式和HDL文本方式兩種。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 16: 把適配后生成的編程文獻(xiàn)裝入到PLD器件中的過程稱為下載。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 17: 行為描述就是對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象限度遠(yuǎn)高于構(gòu)造描述。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 18: PLD按照可編程的次數(shù)分為兩類：一次性編程器件和可多次編程器件。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 19: 仿真也稱模擬，是對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 20: Verilog HDL中整數(shù)型常量是不可以綜合的。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判

7、斷題) 21: Verilog HDL不支持邏輯運(yùn)算符。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 22: 在IC設(shè)計(jì)領(lǐng)域中，IP核一般完畢某種功能的設(shè)計(jì)模塊。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 23: 有限狀態(tài)機(jī)非常適合于數(shù)字系統(tǒng)的控制模塊。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 24: CPLD是Complex Programmable Logic Device,復(fù)雜可編程邏輯器件的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 25: 硬件綜合器和軟件程序編譯器沒有本質(zhì)區(qū)別。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 26: Verilog HDL中的常量重要有：整數(shù)，實(shí)數(shù)

8、和字符串A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 27: 仿真是EDA的精髓所在。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 28: JTAG邊界掃描測(cè)試技術(shù)提供了一種合理而有效的措施，用以對(duì)高密度、引腳密集的器件和系統(tǒng)進(jìn)行測(cè)試。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 29: FPGA是Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 30: ASIC一般采用全定制措施來實(shí)現(xiàn)設(shè)計(jì)。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 31: 數(shù)據(jù)流描述方式多用于組合邏輯電路。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 3

9、2: Alter的FPGA器件重要由兩類配備方式：積極配備方式和被動(dòng)配備方式。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 33: HDL是Hardware Description Language,硬件描述語言的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 34: Synplify是一種FPGA/CPLD的邏輯綜合工具。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 35: 對(duì)設(shè)計(jì)而言，采用的描述級(jí)別越高，設(shè)計(jì)越容易。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 36: Verilog語言的行為描述語句，如條件語句、賦值語句和循環(huán)語句類似于軟件高檔語言，便于學(xué)習(xí)和使用。A: 錯(cuò)誤B: 對(duì)的對(duì)的答

10、案: (判斷題) 37: Verilog HDL支持循環(huán)語句。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 38: 不考慮信號(hào)時(shí)延等因素的仿真稱為功能仿真。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 39: Verilog HDL不支持條件語句。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 40: 編譯型仿真器的仿真速度快，但需要預(yù)解決，不能即時(shí)修改。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (多選題) 1: EDA技術(shù)發(fā)展階段描述對(duì)的的是（）。A: CAD階段B: CAE階段C: EDA階段D: 以上都不對(duì)對(duì)的答案: (多選題) 2: TOP-down設(shè)計(jì)一般分為哪幾種層次（）。A: 系統(tǒng)級(jí)B: 功能級(jí)C

11、: 門級(jí)D: 開關(guān)級(jí)對(duì)的答案: (多選題) 3: ASIC電路特點(diǎn)描述對(duì)的的是（）。A: 周期長B: 投入高C: 功耗低D: 省面積對(duì)的答案: (多選題) 4: 基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計(jì)流程涉及哪些階段（）。A: 設(shè)計(jì)輸入B: 綜合C: 布局布線D: 仿真和編程對(duì)的答案: (多選題) 5: 下面哪些是專業(yè)提供PLD器件廠商（）。A: XilinxB: AlteraC: LatticeD: Micsoftware對(duì)的答案: (多選題) 6: 常用的集成FPGA/CPLD開發(fā)工具有哪些（）。A: MAX+plus IIB: Quartus IIC: ISED: ispLEVER對(duì)的

12、答案: (多選題) 7: 綜合有哪幾種形式()。A: RTLB: 邏輯綜合C: 將邏輯門表達(dá)轉(zhuǎn)換到幅員表達(dá)對(duì)的答案: (多選題) 8: 布局布線完畢后會(huì)產(chǎn)生哪些文獻(xiàn)（）。A: 芯片資源耗用的報(bào)告B: EDIFC: 延時(shí)網(wǎng)表D: 器件編程文獻(xiàn)對(duì)的答案: (多選題) 9: 基于EDA技術(shù)的設(shè)計(jì)中，一般有兩種設(shè)計(jì)思路（）。A: 自頂向下B: 自底向上C: 自前向后D: 自后向前對(duì)的答案: (多選題) 10: 狀態(tài)機(jī)常用的編碼方式有（）。A: 順序編碼B: 格雷編碼C: 約翰遜編碼D: 一位熱碼對(duì)的答案: (判斷題) 1: 布局布線為將綜合生成的電路邏輯網(wǎng)表映射到具體的目的器件中實(shí)現(xiàn)，并產(chǎn)生最后的可下載文獻(xiàn)的過程。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 2: SOC是System On Chip,芯片系統(tǒng)的縮寫。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 3: HDL是一種用文本形式來描述和設(shè)計(jì)電路的語言。A: 錯(cuò)誤B: 對(duì)的對(duì)的答案: (判斷題) 4: