EDA課程設(shè)計-多路彩燈設(shè)計

1、O 硬件描述語言(HDL)是相對于一般的計算機(jī)軟件語言如 ，Pascal 而言的。HDL 是用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計者可以利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定其結(jié)構(gòu)特征和電路的行為方式，然后利用綜合器和適配器將此程序變成能控制FPGA 和 CPLD和 下 載 文 件 。 VHDL(VeryHigh Speed Integrated Circuit HardwaredescriptionLangtuage)他的 HDLVHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)闡述了 EDA 技術(shù)的應(yīng)用，它具有功能強(qiáng)大、描述能力強(qiáng)、可移植

2、性好、研制周期短、成本低等特點(diǎn)，即使設(shè)計者不懂硬件的結(jié)構(gòu)，也能進(jìn)行獨(dú)立的設(shè)計。本文以 Alter 公司提供的 為平臺，設(shè)計一個可變速的彩燈控制器，可以 16 只 LED以 6 方便，設(shè)計的電路保密性。（一）實(shí)驗(yàn)?zāi)康? 進(jìn)一步掌握數(shù)字電路課程所學(xué)的理論知識。2 了解數(shù)字電路設(shè)計的基本思想和方法，學(xué)會科學(xué)分析和解決問題。 路設(shè)計。4. 培養(yǎng)認(rèn)真嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)和實(shí)事求是的工作態(tài)度一、（1）要有多種花形變花。（2）多路花形可以自動變換循環(huán)往復(fù)。（）彩燈變幻的快慢接拍可以選擇。（）具有清零開關(guān)。（一）設(shè)計思路用 VHDL進(jìn)行設(shè)計，首先應(yīng)該理解，VHDL 語言是一種全方位硬件描述語言， VHDL“自頂向下

3、”的設(shè)計優(yōu)點(diǎn)以及層次化的設(shè)計概念，層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)最終設(shè)計方案分為三大模塊：16 路花樣彩燈顯示器、時序控制器、整個電路系統(tǒng)，從而達(dá)到控制彩燈閃爍速度的快慢和花型的的變換。1.自動控制多路彩燈按預(yù)設(shè)的花型進(jìn)行變換；2、花型種類不少于三種，花型自擬；3.分別用快慢兩種節(jié)拍實(shí)現(xiàn)花型變換。選擇：用可編輯邏輯器件實(shí)現(xiàn)。(二)總體方案的設(shè)計根據(jù)題目實(shí)際要求，經(jīng)過分析與思考，擬定以下兩種方案：方案一：總體分為三個模塊。第一塊實(shí)現(xiàn)花形的演示，第二塊實(shí)現(xiàn)花形的控制及節(jié)拍控制；第三塊實(shí)現(xiàn)時鐘信號的產(chǎn)生。方案二：整體電路分為四塊。第一塊實(shí)現(xiàn)花形的演示；第二塊實(shí)現(xiàn)花形的控制；第三塊實(shí)現(xiàn)節(jié)拍控制；第四塊

4、實(shí)現(xiàn)信號產(chǎn)生。方案三：有三個模塊，第一個模塊是時鐘控制模塊，第二塊是花形控制模塊，第三塊是整體模塊。（三）總體設(shè)計的選擇簡單，元件種類使用較少，且易于連接電路?；谝陨显?，加上短時間內(nèi)完成課程設(shè)計，我選擇了連線少的，易于連接和調(diào)試的方案。（四）總體設(shè)計的選擇1 設(shè)計原理時序控制電路 SXKZ 根據(jù)輸入信號 CKL_INCHOSE_KEY 產(chǎn)生符合一定要求的、供顯示控制電路使用的控制時鐘信號，而顯示控制電路XSKZ則根據(jù)時序控制電路 SXKZ工作。2 系統(tǒng)設(shè)計方案根據(jù)系統(tǒng)設(shè)計方案要求可知，整個系統(tǒng)共三個輸入信號：控制彩燈節(jié)拍快慢的基準(zhǔn)時鐘信號 CLK_IN，系統(tǒng)清零 信號 CLR，彩燈節(jié)拍快

5、慢選擇 開關(guān)CHOSE_KEY：共有 16 個輸出信號 【15.0 16 路彩燈。我們可將整個彩燈控制器 CDKZQ SXKZ和顯示控制電路 ，整個系統(tǒng)的組成原理如下圖。16X16LED 顯示EPI版上 SW【】撥碼p（一）時序控制電路的源程序。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sxkz isport(chose_key:in std_logic;clk_in:in std_logic;clr:in std_logic;clk:out std_logic);end en

6、tity sxkz;architecture art of sxkz issignal cllk:std_logic;beginprocess(clk_in,clr,chose_key) isvariable temp:std_logic_vector(2 downto 0);beginif clr=0then 當(dāng) 時清零，否則正常工作cllk=0;temp:=000;elsif rising_edge(clk_in)thenif chose_key=1thenif temp=011thentemp:=000;cllk=not cllk;elsetemp:=temp+1;end if;當(dāng) CH

7、OSE_KEY=1產(chǎn)生基準(zhǔn)時鐘頻率的 1/4 的時鐘信號，否則產(chǎn)生基準(zhǔn)時鐘頻率的 1/8 的時鐘信號elseif temp=111thentemp:=000;cllk=not cllk;elsetemp:=temp+1;end if;end if;end if;end process;clk=cllk;end architecture art;時序控制電路 SXKZ 的仿真圖如下；時序控制電路 SXKZ 的功能是，用 CHOSE_KEY 控制輸入信號 CKL_IN的快慢節(jié)拍。而 CLR 是控制開關(guān)。（二）顯示控制電路的源程序-XSKZ.VHDLlibrary ieee;use ieee.std

8、_logic_1164.all;entity xskz isport( clk:in std_logic;clr:in std_logic;led:out std_logic_vector(15 downto 0);end entity xskz;architecture art of xskz istype state is(s0,s1,s2,s3,s4,s5,s6);signal current_state:state;signal flower:std_logic_vector(15 downto 0);beginprocess(clr,clk)isconstant f1:std_log

9、ic_vector(15 downto 0):=00010001;constant f2:std_logic_vector(15 downto 0):=0;constant f3:std_logic_vector(15 downto 0):=00110011;constant f4:std_logic_vector(15 downto 0):=0;constant f5:std_logic_vector(15 downto 0):=1;constant f6:std_logic_vector(15 downto 0):=1;六種花形的定義beginif clr=1thencurrent_sta

10、teflower=0000000000000000;current_stateflower=f1;current_stateflower=f2;current_stateflower=f3;current_stateflower=f4;current_stateflower=f5;current_stateflower=f6;current_state=s1;end case;end if;end process;led=flower;end architecture art;顯示控制電路 XSKZ的仿真圖如下；顯示控制電路 XSKZ的功能是控制花形的。（三）整個電路系統(tǒng)的 VHDL源程序-C

11、DKZQ. VHDLlibrary ieee;use ieee.std_logic_1164.all;entity cdkzq isport(chose_key:in std_logic;clk_in:in std_logic;clr:in std_logic;VGA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);led:out std_logic_vector(15 downto 0);end entity cdkzq;architecture art of cdkzq iscomponent sxkz isport(chose_key:in std_logic;clk

12、_in:in std_logic;clr:in std_logic;clk:out std_logic);end component sxkz;component xskz isport( clk:in std_logic;clr:in std_logic;led:out std_logic_vector(15 downto 0);end component xskz;signal s1:std_logic;beginVGA=0110;u1:sxkz port map(chose_key,clk_in,clr,s1);u2:xskz port map(s1,clr,led);end archi

13、tecture art;整個電路 CDKZQ系統(tǒng)是把 SXKZ與 XSKZ 綜合成一個電路。00010001001100010001 循環(huán)變化如下圖所示：第一個花形；用 VHDL進(jìn)行設(shè)計，首先應(yīng)該理解 VHDL語言是一種全方位硬件描述語 VHDH系統(tǒng)。通過使用 EDA 編程既方便又快捷的實(shí)現(xiàn)了程序本次設(shè)計的程序已經(jīng)在硬要求。并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。電子技術(shù)課程設(shè)計是配合電子技術(shù)基礎(chǔ)課程與實(shí)驗(yàn)教學(xué)的一個非常重要的我們的實(shí)驗(yàn)技能和動手能力，啟發(fā)我們的創(chuàng)新思維。使用 VHDL Max+Plus設(shè)計電路不僅可以進(jìn)行邏輯仿真，還可以進(jìn)行時序仿真，使用 PLD 不僅省去了電路制作的性強(qiáng)。

14、總之，采用 EDA 技術(shù)使得復(fù)雜的電子系統(tǒng)的設(shè)計變的簡單易行，提高了工具已成為主要的設(shè)計手段，而VHDL語言則是 EDA的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計方EDA技的多路彩燈控制器的設(shè)計與分析的完成了，而且從中收獲很多。可以總結(jié)為以下的幾點(diǎn)：1，對 EDA知識的鞏固與提高這次課程設(shè)計主要是運(yùn)用 VHDH 設(shè)計的一些相關(guān)知識，在整個實(shí)習(xí)過程中，都離不開對 EDA 課程知識的再學(xué)習(xí)。我在最開始，就先將實(shí)習(xí)用到的知識通過翻墊作用。2，學(xué)會了理論聯(lián)系實(shí)際課程設(shè)計，通過選擇的題目，根據(jù)要求，運(yùn)用所學(xué)知識將其付諸實(shí)踐來完成。這連接電路時選擇最短路徑。3，學(xué)會了如何運(yùn)用電路板、芯片、導(dǎo)線等組裝各種功能的電

15、路；要在感官上給人美的享受。所以站在美的角度對自己的電路進(jìn)行改良是很必要的。4，和同學(xué)的互相協(xié)作共同進(jìn)步同的 ，其他人的設(shè)計一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會得到最好的設(shè)計方法。5，其他正確。沒有費(fèi)太多的功夫在檢查電路上是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，簡單。這一點(diǎn)我深有體會，在很多時候，我遇到的困難或許別人之前就已遇到，很多，不僅是鞏固了先前學(xué)的模電、數(shù)電的理論知識，而且也培養(yǎng)展。在這次的課程設(shè)計里深入的接觸了運(yùn)用電子集成元器件制作多路彩燈的過踐的僅供個人用于學(xué)習(xí)、研究；不得用于商業(yè)用途。For personal use o