DSP課程設計報告

1、題目題目系（部)專業(yè)（班級）姓名學號指導教師起止日期長沙學院DSP 原 理 及 應 用 課程設計說明書基于DSP的串口通信模塊設計電信系電子1班2014/12/1-2014/12/5DSP 原理及應用課程設計任務書系（部）:電子與通信工程系專業(yè):11 級電子信息工程指導教師:課題名稱基于DSP的串口通信模塊設計（1）課題內(nèi)容：掌握DSP與PC機串口通信技術及其程序編寫。在板上加上 16C550、Max232和驅動電路部分即可。驅動電路主要完成將UART輸出的 0-3.3V電平轉換成異步串口電平的工作。轉換電平的工作由MAX232芯片 完成，但由于它是5V器件所以它同DSP間的信號線必須有電平轉

2、換，此板 采用的是74LVC245。（2）要求：DSP硬件設計與仿真；DSP的C語言復雜程序設計；DSP算法 設計與系統(tǒng)方案設計；DSP硬件測試與調試；提交一份完整的課程設計資料, 包括設計原理、程序設計、程序分析、仿真分析、硬件測試、調試過程，參 考文獻、設計總結等。1、DSP硬件設計與仿真；2、DSP的C語言復雜程序設計；3、DSP硬件測試與調試；4、提交一份完整的課程設計說明書，包括設計原理、程序設計、程序分析、 仿真分析、調試過程，參考文獻、設計總結等。進 度 安 排起止日期（或時間量）設計內(nèi)容（或預期目標）備注第天課題介紹，答疑，收集材料第二天設計方案論證第三天程序設計第四天程序調試

3、、仿真第五天系統(tǒng)測試并編寫設計說明書教研室意見年 月曰系（部）主 管領導意見年 月曰長沙學院課程設計鑒定表姓名學號專業(yè)電子信息工程班級電子1班設計題目基于DSP的串口通信模塊設計指導教師指導教師意見：評定成績：教師簽名：日期：答辯小組意見：評定成績：答辯小組長簽名：日期：教研室意見：最終評定等級：教研室主任簽名：日期：說明課程設計成績分“優(yōu)秀” “良好”、“中等”、“及格”、“不及格”五等?；?DSP 的串口通信模塊設計一、引言串口是計算機上一種非常通用通信設備的協(xié)議，同時也是儀器儀表設備通用的通信協(xié)議，也還可以用 來獲取遠程采集設備的數(shù)據(jù)。串口通信的概念非常簡單，串口按位發(fā)送和接收字節(jié)。可

4、以在使用一根線發(fā) 送數(shù)據(jù)的同時用另一根線接收數(shù)據(jù)，它很簡單并且能夠實現(xiàn)遠距離通信。本文主要研究的是基于DSP串口通信在TMS320F2812 SCI 口的設計與實現(xiàn)。而DSP是一種獨特的微處 理器，是以數(shù)字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉換為0或1 的數(shù)字信號。再 對數(shù)字信號進行修改、刪除、強化，并在其他系統(tǒng)芯片中把數(shù)字數(shù)據(jù)解譯回模擬數(shù)據(jù)或實際環(huán)境格式。它 不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復雜指令程序，遠遠超過通用微處理器，是 數(shù)字化電子世界中日益重要的電腦芯片。它的強大數(shù)據(jù)處理能力和高運行速度，是最值得稱道的兩大特 色。DSP 優(yōu)點主要如下所示：對

5、元件值的容限不敏感，受溫度、環(huán)境等外部參與影響?。蝗菀讓崿F(xiàn)集成；VLSI可以分時復用，共享 處理器；方便調整處理器的系數(shù)實現(xiàn)自適應濾波；可實現(xiàn)模擬處理不能實現(xiàn)的功能：線性相位、多抽樣率 處理、級聯(lián)、易于存儲等；可用于頻率非常低的信號。二、設計介紹1、 McBSP 設置DSP的McBSP通過3種信號實現(xiàn)同步通信：數(shù)據(jù)、幀同步和時鐘。異步通信發(fā)送和接收各在一條線 上進行，具有自己的幀時序。UART的通信時鐘由使用的通信波特率（每秒傳輸?shù)臄?shù)據(jù)位個數(shù)）決定，通常為2400, 9600, 19200等。 DSP與UART異步通信時，由于DSP的內(nèi)部時鐘頻率通常都不是UART時鐘頻率的整數(shù)位，因而會造成

6、雙方通信時數(shù)據(jù)位的偏移，為了盡量減小這種偏移，McBSP的串口時鐘需要正確的設置時鐘頻率以達到與 UART波特率相匹配。數(shù)據(jù)包（PKTBITS ）由起始位、數(shù)據(jù)位、奇偶校驗位和停止位組成，起始位為1位，停止位通常為1，1.5， 2位，數(shù)據(jù)數(shù)通常為8位，如何使用校驗，那么數(shù)據(jù)包還包括1位校驗位。以上數(shù)據(jù)位中，每1位都被DSP 以 16倍波特率的時鐘頻率過采樣。發(fā)送時，為保證UART能收到半個停止位，需要將DSP的McBSP發(fā)送端口設置為2相的數(shù)據(jù)幀。第 1 相為 16位的數(shù)據(jù)字，第2相為 8位的數(shù)據(jù)字。那么第1 相數(shù)據(jù)長度為（起始位+數(shù)據(jù)位+校驗位）個字， 第2相長度為停止位的字長。發(fā)送時的總幀

7、長（TxPKTBITS）為這兩相的總字長。接收數(shù)據(jù)包格式與發(fā)送 相似，其結構如圖2所示oDSP的串口發(fā)送引腳與外部串口設備的接收引腳相連，不使用FSX引腳和CLKX 引腳。接收時，McBSP通過接收幀同步信號引腳（FSR）檢測數(shù)據(jù)的到來，根據(jù)幀同步信號的不同，幀同步 信號可配置成上升沿觸發(fā)或下降沿觸發(fā)，由于UART的起始位為低電平，因此使用下降沿觸發(fā)。將UART 發(fā)送數(shù)據(jù)信號與McBSP的數(shù)據(jù)接收引腳DR和FSR相連，實現(xiàn)用UART的發(fā)送信號觸發(fā)McBSP的接收幀同步信號。在McBSP接收一幀數(shù)據(jù)期間，為了防止下降沿再次觸發(fā)一幀數(shù)據(jù)接收，McBSP應該設置為 接收數(shù)據(jù)包期間忽略幀同步信號。圖

8、1 UART 接收數(shù)據(jù)包的幀格式接收完一幀數(shù)據(jù)后，需要對數(shù)據(jù)解碼，收于DSP發(fā)送和接收時鐘是UART串口時鐘頻率的16位，因此每 個UART數(shù)據(jù)位對應于DSP中1個16位字（停止位對應8位字）。在McBSP接收寄存器中將接收幀設 置為2相，第1相16位字，字長為RxPKTBITS（起始位+數(shù)據(jù)位+校驗位），第2相為8位字，對應于停 止位字數(shù)。此外，接收幀延時值應該設置為1 位。2、 McBSP 時鐘采樣率設置McBSP與UART通信時，McBSP接收到一幀的幀同步信號后，該幀期間之后出現(xiàn)的幀同步信號將被忽略。 為了獲得最大數(shù)據(jù)流量，一幀數(shù)據(jù)發(fā)送結束時，其停止位后緊接著為起始位，幀同步信號的檢測

9、依賴于停 止位到起始位的下降沿。為了正確檢測到幀同步信號，高電平應該至少保持一個時鐘周期以上時間。 理想情況下，串口時鐘信號邊沿與數(shù)據(jù)位邊沿精確對應，此時，每個數(shù)據(jù)位對應 16 倍時鐘周期。起始位 和串口時鐘的下降沿偏最小，如圖3所示。圖2 McBSP串口時鐘與UART時鐘精確同步時的時序正常通信時，McBSP的幀同步信號與UART串口的時鐘之間會有一定的偏差，如圖所示。圖3 McbSP串口時鐘與UART時鐘存在偏差時的時序存在偏差時，為保證McBSP能檢測到接收到信號的下降沿，McBSP的串口采樣時鐘頻率必須準確設置。 其設置方法如公式1、2所示。其中，DIV是McBSP寄存中串口采樣時鐘分

10、頻值，DSPCLK是DSP的CPU時鐘頻率， baudrate 為通信波特率。buadwt銘buadwt銘(16xTBITS+3)1）WK （FMS那-阿F肋劃 電、（16 心比矗 3）通信波特率為19200, DSP時鐘頻率為75MHz,接收數(shù)據(jù)包為10位（1位起始位，8位數(shù)據(jù)位，無校驗， 1位停止位：PKTBITS=10，RxPKTBITS=9.5），根據(jù)公式1計算得DIV，由于分頻值DIV為整數(shù)，因此 取DIV。根據(jù)公式2計算得DIV，取整后得DIV。取DIV最佳值為244。3、 DMA 設置UART通信時，DSP發(fā)送和接收到的數(shù)據(jù)存儲在數(shù)據(jù)存儲器中，為了實現(xiàn)DSP的高速處理，減少DSP

11、 響應McBSP數(shù)據(jù)寄存器中斷的次數(shù)。發(fā)送和接收數(shù)據(jù)與McBSP發(fā)送和接收寄存器DXR和DRR之間的數(shù) 據(jù)傳輸通過DMA通道完成。這里以使用DMA通道4和通道5為例，其中，DMA通道4作為數(shù)據(jù)接收通 道，DMA通道5做為數(shù)據(jù)發(fā)送通道。將通道4和通道5的同步事件分別設置為McBSP串口接收事件和串 口發(fā)送事件，DMA通道4的源地址為McBSP的接收寄存器DRR地址，目的地址為數(shù)據(jù)存儲器中存放接 收數(shù)據(jù)的變量地址；DMA通道5的源地址為數(shù)據(jù)存儲器中待發(fā)的數(shù)據(jù)，目的地址為McBSP的DXR寄存 器地址。每當McBSP接收到數(shù)據(jù)時，會觸發(fā)DMA通道4將接收到的數(shù)據(jù)拷貝到DSP數(shù)據(jù)存儲器的相應 置，同時

12、目的地址指針自動加1;發(fā)送數(shù)據(jù)時，DMA通道5將待發(fā)送數(shù)據(jù)拷貝到DXR，將數(shù)據(jù)依次發(fā)出。 發(fā)送數(shù)據(jù)時，待發(fā)字符被打包成適于UART接收的數(shù)據(jù)格式，以發(fā)送16進制無符號數(shù)0 xAA為例，首先 發(fā)送起始位，然后是數(shù)據(jù)位最低位，最后發(fā)送停止位。該數(shù)值在數(shù)據(jù)存儲器中按地址由低到高的存放格式為：0 x0000, 0 x0000, OxFFFF, 0 x0000, OxFFFF, 0 x0000, OxFFFF, 0 x0000, OxFFFF, OxFFFF。 接收到數(shù)據(jù)后，取過采樣到的每個16 位二進制數(shù)據(jù)字的中間四位，若中間四位中1 的個數(shù)不小于 3，則表 示收到當前的UART數(shù)據(jù)位值為1；若中間四

13、位中0的個數(shù)不小于3,則表示收到當前的UART數(shù)據(jù)位值 為 0。否則認為數(shù)據(jù)傳輸出錯。4 、程序設計#define FCR#define LCR在 McBSP 和 DMA 寄存器設置正確的基礎上,利用 TI 公司提供的 Code Composer Studio 集成開發(fā)環(huán)境 編寫了 #define FCR#define LCR在 McBSP 和 DMA 寄存器設置正確的基礎上,利用 TI 公司提供的 Code Composer Studio 集成開發(fā)環(huán)境 編寫了 UART串口通信軟件，軟件開發(fā)中使用了 CSL （片上支持庫），使整個開發(fā)過程快速、直觀、具有 很強的可讀性。程序流程如圖所示：#d

14、efine MCR#define LSR#define MSR#define SCR#define DLL#define DLMport2002 port2003 port2004 port2005 port2006 port2007 port2000 port2001void wait(int nWait);char cString17= Hello PC!,Over| ,cReceive,cBuffer17,cAnswer16=Oh,you say; int bReceive,nLen;main() unsigned int uWork; int i,k;bReceive=0;LCR =

15、0 x80;DLL = 0 x18;DLM = 0 x00;LCR = 0 x03;FCR = 0 x01;MCR = 0 x20;IER = 0 x00;while ( 1 )if ( bReceive=0 )for ( i=0;i16;i+ )do uWork=LSR; while ( uWork&0 x040 != 0 x040 );THR=cStringi;wait(1024);elsefor ( i=0;i10;i+ )do uWork=LSR; while ( uWork&0 x040 != 0 x040 );THR=cAnsweri;wait(1024);douWork=LSR;

16、 while ( uWork&0 x040 != 0 x040 );THR=;for ( i=0;inLen;i+ )do uWork=LSR; while ( uWork&0 x040 != 0 x040 ); THR=cBufferi;wait(1024);douWork=LSR; while ( uWork&0 x040 != 0 x040 );THR=; wait(1024); for ( i=9;i16;i+ ) do uWork=LSR; while ( uWork&0 x040 != 0 x040 ); THR=cStringi;wait(1024);k=0; bReceive=

17、0;while ( 1 )douWork=LSR; while ( (uWork&1)=0 ); cReceive=RBR; cBufferk=cReceive&0 x0ff;if ( cReceive=. ) cBufferk+1=0; nLen=k+1; bReceive=1; break;k+; k%=16;void wait(int nWait)int i,j,k=0;for ( i=0;inWait;i+ ) for ( j=0;j64;j+ ) k+;四、心得體會在設計的過程中遇到問題，可以說得是困難重重，這畢竟是第一次綜合應用DSP技術來做設計，難免 會遇到過各種各樣的問題，同時在設計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠 深刻，掌握得不夠牢固通過這次設計之后，得以把以前所學過的知識重新溫故。這次畢業(yè)設