CMOS集成電路制造工藝教材

1、第6章 CMOS集成電路制造工藝第6章 CMOS集成電路制造工藝6.1 CMOS工藝6.2 CMOS版圖設(shè)計(jì)6.3 封裝技術(shù)3木版年畫畫稿刻版套色印刷4半導(dǎo)體芯片制作過程5硅片（wafer）的制作6掩模版（mask,reticle）的制作7外延襯底的制作8集成電路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金屬等薄層）2、形成圖形（器件和互連線）3、摻 雜（調(diào)整器件特性）91、形成圖形半導(dǎo)體加工過程：將設(shè)計(jì)者提供的集成電路版圖圖形復(fù)制到硅片上光刻與刻蝕：半導(dǎo)體加工水平?jīng)Q定于光刻和刻蝕所形成的線條寬度10光刻（photolithography）11曝光（exposure）12刻蝕（etch）1

2、3光刻的基本原理14正膠和負(fù)膠的差別152、薄膜形成：淀積162、薄膜形成：氧化173、摻雜：擴(kuò)散和注入18從器件到電路：通孔19從器件到電路：互連線20從器件到電路：多層互連21從器件到電路：多層互連22從硅片到芯片：加工后端23從硅片到芯片：加工后端24從硅片到芯片：加工后端6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應(yīng)6.1.4 先進(jìn)的CMOS工藝6.1.1 基本工藝步驟(1) 氧化CMOS集成電路中SiO2層的主要作用：做MOS晶體管的柵絕緣介質(zhì)；做雜質(zhì)擴(kuò)散和離子注入的掩蔽層和阻擋層；做MOS晶體管之間的隔離介質(zhì)；做多晶

3、硅、金屬等互連層之間的絕緣介質(zhì)；做芯片表面的鈍化層。熱氧化法：干氧、濕氧、干氧-濕氧-干氧交替氧化6.1.1 基本工藝步驟(2) 淀積通過物理或化學(xué)的方法把另一種物質(zhì)淀積在硅片表面形成薄膜(低溫)。物理氣相淀積(Physical Vapor Deposition，PVD)蒸發(fā)濺射化學(xué)氣相淀積(Chemical Vapor Deposition，CVD)6.1.1 基本工藝步驟(3) 光刻和刻蝕把掩膜版上的圖形轉(zhuǎn)移到硅片。 生長(zhǎng)一層SiO2薄膜； 在硅表面均勻涂抹一層光刻膠(以負(fù)膠為例)； 蓋上掩膜版進(jìn)行光照，使掩膜版上亮的(Clear)區(qū)域?qū)?yīng)的光刻膠被曝光，而掩膜版上暗的(Dark)區(qū)域?qū)?yīng)

4、的光刻膠不能被曝光。6.1.1 基本工藝步驟(3) 光刻和刻蝕 把未被曝光的膠去掉，顯影后掩膜版上的圖形轉(zhuǎn)移到光刻膠上； 采用濕法刻蝕或干法刻蝕去除沒有光刻膠保護(hù)的SiO2； 去除殘留在硅片上的所有光刻膠，完成版圖圖形到硅片圖形的轉(zhuǎn)移。6.1.1 基本工藝步驟(3) 光刻和刻蝕光刻膠負(fù)膠：曝光前可溶于某種溶液而曝光后變?yōu)椴豢扇?；正膠：曝光前不溶于某種溶液而曝光后變?yōu)榭扇埽煌ǔＵz的分辨率高于負(fù)膠。6.1.1 基本工藝步驟(4) 擴(kuò)散和離子注入在硅襯底中摻入雜質(zhì)原子，以改變半導(dǎo)體電學(xué)性質(zhì)，形成pn結(jié)、電阻、歐姆接觸等結(jié)構(gòu)。擴(kuò)散：雜質(zhì)原子在高溫下克服阻力進(jìn)入半導(dǎo)體，并緩慢運(yùn)動(dòng)。替位式擴(kuò)散、間隙式擴(kuò)

5、散離子注入：將具有很高能量的帶電雜質(zhì)離子射入硅襯底中。需高溫退火6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應(yīng)6.1.4 先進(jìn)的CMOS工藝6.1.2 n阱CMOS工藝流程兩種器件需要兩種導(dǎo)電類型的襯底。在n型襯底上形成p阱，把NMOS管做在p阱里；或在p型襯底上形成n阱，把PMOS管做在n阱里。6.1.2 n阱CMOS工藝流程 準(zhǔn)備硅片材料p型晶向硅片 形成n阱熱氧化，形成掩蔽層光刻和刻蝕，開出n阱區(qū)窗口離子注入并高溫退火，形成n阱6.1.2 n阱CMOS工藝流程 場(chǎng)區(qū)隔離局部氧化(Local Oxidation of Sil

6、icon，LOCOS)工藝?yán)糜性磪^(qū)掩膜版進(jìn)行光刻和刻蝕，露出場(chǎng)區(qū)場(chǎng)區(qū)注入去除光刻膠，場(chǎng)區(qū)熱生長(zhǎng)一層厚的氧化層去除有源區(qū)上的保護(hù)層場(chǎng)區(qū)和有源區(qū)的氧化層臺(tái)階降低，平整度提高。6.1.2 n阱CMOS工藝流程 形成多晶硅柵熱氧化生長(zhǎng)柵氧化層CVD淀積多晶硅并離子注入光刻和刻蝕 源漏區(qū)n+/p+注入利用同一n+掩膜版，采用負(fù)膠和正膠進(jìn)行兩次光刻和刻蝕，分別進(jìn)行n+注入和p+注入。6.1.2 n阱CMOS工藝流程 形成接觸孔CVD淀積絕緣層光刻和刻蝕形成接觸孔 形成金屬互連淀積金屬層光刻和刻蝕形成金屬互連6.1.2 n阱CMOS工藝流程 形成鈍化層淀積Si3N4或磷硅玻璃光刻和刻蝕，形成鈍化圖形鋁柵工

7、藝：源(或漏)區(qū)與柵之間形成缺口，無法形成連續(xù)的溝道。硅柵工藝：“自對(duì)準(zhǔn)”6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應(yīng)6.1.4 先進(jìn)的CMOS工藝6.1.3 硅基CMOS中的閂鎖效應(yīng)寄生晶體管Q1、Q2，寄生電阻Rnw、Rsub構(gòu)成等效電路Q1和Q2交叉耦合形成正反饋回路電流在Q1和Q2之間循環(huán)放大VDD和GND之間形成極大的電流，電源和地之間鎖定在一個(gè)很低的電壓(維持電壓Vh)6.1.3 硅基CMOS中的閂鎖效應(yīng)發(fā)生閂鎖效應(yīng)后VDD和GND之間的電流-電壓特性防止閂鎖效應(yīng)的方法：提高阱區(qū)和襯底摻雜濃度；加n+和p+保護(hù)環(huán)；

8、采用p-外延工藝；采用SOI(Silicon On Insulator)CMOS工藝。42體硅CMOS中的閂鎖效應(yīng)43閂鎖效應(yīng):等效電路Q1Q2Q3Q4VoutVoutRwRs44防止閂鎖效應(yīng)的措施減小阱區(qū)和襯底的寄生電阻 降低寄生雙極晶體管的增益 使襯底加反向偏壓 加保護(hù)環(huán)用外延襯底采用SOICMOS技術(shù) 45抑制閂鎖效應(yīng)：1、減小寄生電阻2、降低寄生晶體管增益3、襯底加反向偏壓464、保護(hù)環(huán)475、外延襯底6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應(yīng)6.1.4 先進(jìn)的CMOS工藝49深亞微米CMOS結(jié)構(gòu)和工藝50 深亞微米

9、CMOS工藝的主要改進(jìn)淺溝槽隔離雙阱工藝非均勻溝道摻雜 n+/p+兩種硅柵極淺的源漏延伸區(qū)硅化物自對(duì)準(zhǔn)柵-源-漏結(jié)構(gòu)多層銅互連511、淺溝槽隔離 常規(guī)CMOS工藝中的LOCOS隔離的缺點(diǎn)表面有較大的不平整度 鳥嘴使實(shí)際有源區(qū)面積減小 高溫氧化熱應(yīng)力也會(huì)對(duì)硅片造成損傷和變形淺溝槽隔離的優(yōu)勢(shì)占用的面積小，有利于提高集成密度 不會(huì)形成鳥嘴 用CVD淀積絕緣層從而減少了高溫過程 52淺溝槽隔離（STI）光刻膠氮化硅（a）（b）（c）（d）53STI抑制窄溝效應(yīng)542、外延雙阱工藝 常規(guī)單阱CMOS工藝，阱區(qū)濃度較高，使阱內(nèi)的器件有較大的襯偏系數(shù)和源、漏區(qū)pn結(jié)電容 采用外延雙阱工藝的好處由于外延層電阻

10、率很高，可以分別根據(jù)NMOS和PMOS性能優(yōu)化要求選擇適當(dāng)?shù)膎阱和p阱濃度 做在阱內(nèi)的器件可以減少受到粒子輻射的影響 外延襯底有助于抑制體硅CMOS中的寄生閂鎖效應(yīng) 55 3 溝道區(qū)的逆向摻雜和環(huán)繞摻雜結(jié)構(gòu)溝道摻雜原子數(shù)的隨機(jī)漲落引起器件閾值電壓參數(shù)起伏，因此希望溝道表面低摻雜；體內(nèi)需要高摻雜抑制穿通電流逆向摻雜技術(shù)利用縱向非均勻襯底摻雜，抑制短溝穿通電流環(huán)繞摻雜技術(shù)利用橫向非均勻摻雜，在源漏區(qū)形成局部高摻雜區(qū)56逆向摻雜逆向摻雜雜質(zhì)分布0.25um工藝100個(gè)NMOS器件閾值電壓統(tǒng)計(jì)結(jié)果器件閾值分布的標(biāo)準(zhǔn)差減小57逆向摻雜： Delta溝道技術(shù)PMOS溝道區(qū)As離子注入NMOS注硼，硼的氧化

11、增強(qiáng)擴(kuò)散效應(yīng)影響雜質(zhì)分布Delta溝道技術(shù)可以獲得較陡峭的縱向低高摻雜分布58橫向溝道工程：HALO摻雜結(jié)構(gòu)橫向高摻雜區(qū)可以抑制源漏pn結(jié)耗盡區(qū)向溝道內(nèi)的擴(kuò)展，減小短溝效應(yīng)Halo結(jié)構(gòu)可以利用大角度注入實(shí)現(xiàn)59橫向溝道工程： POCKET摻雜結(jié)構(gòu)604、n、p兩種硅柵 在CMOS電路中希望NMOS和PMOS的性能對(duì)稱，這樣有利于獲得最佳電路性能 使NMOS和PMOS性能對(duì)稱很重要的一點(diǎn)是使它們的閾值電壓絕對(duì)值基本相同 在同樣條件下，如果NMOS和PMOS都選用n+硅柵，則PMOS的負(fù)閾值電壓絕對(duì)值要比NMOS的閾值電壓大很多 PMOS采用p硅柵減小其閾值電壓的絕對(duì)值，從而獲得和NMOS采用n硅

12、柵對(duì)稱的性能 615、SDE結(jié)構(gòu) 減小源漏區(qū)結(jié)深有利于抑制短溝效應(yīng)。問題：簡(jiǎn)單地減小源、漏區(qū)結(jié)深將使源、漏區(qū)寄生電阻增大造成MOS晶體管性能退化!解決辦法：使用SDE結(jié)構(gòu)，在溝道兩端形成極淺的源、漏延伸區(qū) 。62SDE結(jié)深減小趨勢(shì)636、硅化物自對(duì)準(zhǔn)結(jié)構(gòu) 在柵極兩側(cè)形成一定厚度的氧化硅或氮化硅側(cè)墻，然后淀積難熔金屬并和硅反應(yīng)形成硅化物作用：減小多晶硅線和源、漏區(qū)的寄生電阻；減小金屬連線與源、漏區(qū)引線孔的接觸電阻硅化物同時(shí)淀積在柵電極上和暴露的源、漏區(qū)上，因此是自對(duì)準(zhǔn)結(jié)構(gòu)647、銅互連 銅比鋁的電阻率低40左右。用銅互連代替鋁互連可以顯著減小互連線的寄生電阻從而減小互連線的RC延遲 銅易于擴(kuò)散到

13、硅中，會(huì)影響器件性能；銅還會(huì)對(duì)加工設(shè)備造成污染，因此銅互連不能用常規(guī)的淀積和干法刻蝕方法形成 銅互連技術(shù)特點(diǎn)：顯著減小互連線的寄生電阻與低k介質(zhì)材料結(jié)合減小寄生電容，提高電路性能需要特殊的工藝技術(shù)：“鑲嵌”（大馬士革）技術(shù)和化學(xué)機(jī)械拋光技術(shù)65常規(guī)互連和鑲嵌工藝比較 氧化層光刻膠金屬66采用銅互連可以減少連線層數(shù)67 先進(jìn)深亞微米CMOS工藝過程 68 先進(jìn)深亞微米CMOS工藝過程（續(xù)） 6990nm CMOS技術(shù)平臺(tái)的主要指標(biāo) 參數(shù)一般器件低功耗器件低閾值常規(guī)閾值低閾值常規(guī)閾值電源電壓VDD(V)1.01.01.21.2LG7090Tox(nm)1.62.1NMOS Ion(uA/um)64

14、0520540415NMOS Ioff(nA/um)1010.40.01NMOS JG(A/cm2)20.005PMOS Ion(uA/um)280215250170PMOS Ioff(nA/um)1010.40.01PMOS JG(A/cm2)10.002第6章 CMOS集成電路制造工藝6.1 CMOS工藝6.2 CMOS版圖設(shè)計(jì)6.3 SOI工藝71違背版圖設(shè)計(jì)規(guī)則的結(jié)果6.2 CMOS版圖設(shè)計(jì)版圖設(shè)計(jì)規(guī)則代表了一種容差要求，這種容差要求可保證最高的成品率。(1) 以為單位的設(shè)計(jì)規(guī)則版圖設(shè)計(jì)中各種幾何尺寸限制約定為的倍數(shù)；根據(jù)不同的工藝分辨率，給出相容的值；版圖設(shè)計(jì)可以獨(dú)立于工藝和實(shí)際尺寸

15、。圖形層次設(shè)計(jì)規(guī)則內(nèi)容幾何尺寸要求n阱NW1最小寬度10NW2.1等電位n阱最小間距6NW2.2不等電位n阱最小間距9有源區(qū)AA1最小寬度3AA2最小間距3AA3n阱內(nèi)p+有源區(qū)到n阱邊界最小間距5AA4n阱外n+有源區(qū)與n阱最小間距56.2 CMOS版圖設(shè)計(jì)(1) 以為單位的設(shè)計(jì)規(guī)則圖形層次設(shè)計(jì)規(guī)則內(nèi)容幾何尺寸要求多晶硅GT1最小寬度2GT2最小間距2GT3伸出有源區(qū)外的最小長(zhǎng)度2GT4硅柵到有源區(qū)邊界的最小距離3GT5與有源區(qū)的最小外間距1注入框SN1最小寬度5SN2最小間距2SN3對(duì)有源區(qū)的最小覆蓋2接觸孔CT1CT1最小接觸孔面積22CT2最小間距2CT3有源區(qū)或多晶硅對(duì)接觸孔的最小覆

16、蓋1.5CT4有源區(qū)接觸孔到多晶硅柵的最小間距2CT5多晶硅接觸孔到有源區(qū)的最小間距2CT6金屬對(duì)接觸孔的最小覆蓋1金屬M(fèi)1最小線寬3M2最小間距36.2 CMOS版圖設(shè)計(jì)(2) 以微米為單位的設(shè)計(jì)規(guī)則每個(gè)尺寸之間沒有必然的比例關(guān)系，各尺寸之間可以獨(dú)立選擇；靈活性大，針對(duì)性強(qiáng)；通用性差。圖形層次設(shè)計(jì)規(guī)則內(nèi)容幾何尺寸要求n阱NW1最小寬度0.6mNW2等電位n阱最小間距0.6mNW3不等電位n阱最小間距1.2m有源區(qū)AA1最小寬度0.15mAA2最小間距0.2mAA3n阱內(nèi)p+有源區(qū)到阱邊界最小間距0.3mAA4n阱外n+有源區(qū)與阱最小間距0.3mAA5n阱至阱外p+區(qū)的最小間隔0.3mAA6n

17、阱至阱外n+區(qū)的最小間隔0.3m6.2 CMOS版圖設(shè)計(jì)(2) 以微米為單位的設(shè)計(jì)規(guī)則圖形層次設(shè)計(jì)規(guī)則內(nèi)容幾何尺寸要求多晶硅GT1最小寬度0.13mGT2最小間距0.18mGT3伸出有源區(qū)外的最小長(zhǎng)度0.18mGT4有源區(qū)外多晶硅與有源區(qū)邊界的最小距離0.25mGT5有源區(qū)上多晶硅與有源區(qū)邊界的最小距離0.20mGT6與有源區(qū)的最小外間距0.07m注入框SN1最小寬度0.3mSN2最小間距0.3mSN3對(duì)有源區(qū)的最小覆蓋0.18m接觸孔CT1CT1最小面積0.16m0.16mCT2最小間距0.18mCT3有源區(qū)或多晶硅對(duì)接觸孔的最小覆蓋0.07mCT4有源區(qū)接觸孔到多晶硅柵的最小間距0.1mC

18、T5多晶硅接觸孔到有源區(qū)的最小間距0.15mCT6金屬對(duì)接觸孔的最小覆蓋0.05m6.2 CMOS版圖設(shè)計(jì)(2) 以微米為單位的設(shè)計(jì)規(guī)則圖形層次設(shè)計(jì)規(guī)則內(nèi)容幾何尺寸要求金屬M(fèi)n1最小線寬0.16mMn2最小間距0.18m通孔Vn1Vn1最小面積0.18m0.18mVn2最小間距0.2mVn3金屬對(duì)通孔的最小覆蓋0.05m壓焊塊PA1最小面積60m60mPA2最小間距90m6.2 CMOS版圖設(shè)計(jì)6.2 CMOS版圖設(shè)計(jì)四輸入與門版圖與版圖設(shè)計(jì)規(guī)則所對(duì)應(yīng)的相關(guān)尺寸版圖設(shè)計(jì)完成后，需要進(jìn)行設(shè)計(jì)規(guī)則檢查(Design Rule Check，DRC)。第6章 CMOS集成電路制造工藝6.1 CMOS工藝6.2 CMOS版圖設(shè)計(jì)6.3 SOI工藝802.3.2 SOI CMOS基本工藝SOI結(jié)構(gòu)SOI工藝SOI優(yōu)點(diǎn)81SOI CMOS結(jié)構(gòu) 1. 體區(qū)和襯底隔離。體電位是浮空會(huì)引起浮體效應(yīng)。需專門設(shè)計(jì)體區(qū)的引出端。2. 襯底相對(duì)溝道區(qū)也相當(dāng)于一個(gè)MOS結(jié)構(gòu)，因此也把SOI MOSFET 的襯底又叫做背柵, 是五端器件 。82SO