VHDL語(yǔ)言進(jìn)行集成電路設(shè)計(jì)課件

1、概論 本章闡述在VHDL程序設(shè)計(jì)完成之后，怎樣進(jìn)行處理，才能完成集成電路設(shè)計(jì)的過(guò)程。計(jì)算機(jī)的應(yīng)用促進(jìn)了新學(xué)科的誕生。 EDA 工程就是以計(jì)算機(jī)為工作平臺(tái)，以EDA 軟件工具為開發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件為實(shí)驗(yàn)載體,以ASIC、SOC芯片為設(shè)計(jì)目標(biāo)，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。現(xiàn)代電子設(shè)計(jì)方法是現(xiàn)代電子設(shè)計(jì)的基礎(chǔ)，是電子線路原理設(shè)計(jì)，電子系統(tǒng)整機(jī)設(shè)計(jì),集成電路芯片設(shè)計(jì)的方法學(xué)。現(xiàn)代電子設(shè)計(jì)方法的研究目標(biāo)主要是怎樣用VHDL語(yǔ)言設(shè)計(jì)超大規(guī)模專用集成電路（ASIC），怎樣對(duì)一片超大規(guī)模集成電路進(jìn)行功能劃分，VHDL語(yǔ)言描述、邏輯綜合、仿真分析、形式驗(yàn)證、設(shè)計(jì)實(shí)

2、現(xiàn)是現(xiàn)代電子設(shè)計(jì)方法要解決的主要問(wèn)題。 概論 本章闡述在VHDL程序設(shè)計(jì)完成之后，怎樣進(jìn)電子設(shè)計(jì)技術(shù)的進(jìn)展 經(jīng)典電子設(shè)計(jì)方法的特征采用自下而上的（Bottom UP）的設(shè)計(jì)方法。:采用通用元器件，每個(gè)元器件的功能都是確定的，利用這些元器件搭建目標(biāo)功能模塊。設(shè)計(jì)者必須對(duì)成千上萬(wàn)種通用元器件的性能特點(diǎn)熟練掌握，并且元器件容易購(gòu)到，成本較低。 在硬件模塊電路構(gòu)成之后才能進(jìn)行硬件、軟件調(diào)試。如果設(shè)計(jì)過(guò)程中的問(wèn)題到后期才會(huì)被發(fā)現(xiàn)，這就可能造成推翻設(shè)計(jì)重新開始的危險(xiǎn)，使設(shè)計(jì)周期大大加長(zhǎng)，延誤了電子產(chǎn)品的按時(shí)推出。 設(shè)計(jì)文件以電路原理圖為核心。 電子設(shè)計(jì)技術(shù)的進(jìn)展 經(jīng)典電子設(shè)計(jì)方法的特征EDA工具 電子設(shè)計(jì)

3、技術(shù)由于計(jì)算機(jī)技術(shù)的發(fā)展而產(chǎn)生了巨大變化。由于電子科學(xué)是計(jì)算機(jī)科學(xué)的基礎(chǔ)，計(jì)算機(jī)學(xué)科的發(fā)展離不開電子學(xué)科的支持，但是計(jì)算機(jī)科學(xué)又反作用于電子科學(xué)，加速了電子學(xué)科的發(fā)展。這樣構(gòu)成了一個(gè)閉環(huán)正反饋系統(tǒng)，使的電子設(shè)計(jì)技術(shù)很快由計(jì)算機(jī)輔助設(shè)計(jì)（ECAD）階段進(jìn)入了電子設(shè)計(jì)自動(dòng)化(EDA)階段。 EDA工具 電子設(shè)計(jì)技術(shù)由于計(jì)算機(jī)技術(shù)的發(fā)展而產(chǎn)生了EDA工程概念EDA工程概念EDA工程領(lǐng)域 硬件描述語(yǔ)言EDA工具EDA理論基礎(chǔ)實(shí)現(xiàn)載體設(shè)計(jì)方法學(xué)流 片EDA工程領(lǐng)域 硬件描述語(yǔ)言EDA工具EDA理論基礎(chǔ)實(shí)現(xiàn)載體 EDA 工程的實(shí)現(xiàn)載體-FPGA器件 一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了

4、體積大、功耗大、可靠性差的問(wèn)題，解決這一問(wèn)題的有效方法就是采用ASIC(Application Specific Integrated Circuits)芯片進(jìn)行設(shè)計(jì)。 其優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是：開發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量的產(chǎn)品開發(fā)。分為：全定制ASIC，半定制ASIC，可編程ASIC（也稱為可編程專用集成電路）。 FPGA器件 EDA 工程的實(shí)現(xiàn)載體-FPGA器件 FPGA器件 EDA 工程的設(shè)計(jì)語(yǔ)言-VHDL語(yǔ)言 VHDL是一種全方位的硬件描述語(yǔ)言，支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)描述、數(shù)據(jù)流描述和行為描述及

5、三種形式的混合描述。VHDL 語(yǔ)言覆蓋了多種硬件語(yǔ)言的功能，“自頂向下”或“自底向上”的電子系統(tǒng)設(shè)計(jì)過(guò)程都可以用VHDL語(yǔ)言來(lái)完成。 VHDL語(yǔ)言 EDA 工程的設(shè)計(jì)語(yǔ)言-VHDL語(yǔ)言 VHDL語(yǔ)言設(shè)計(jì)描述和系統(tǒng)建模 IP設(shè)計(jì)和SOC設(shè)計(jì) 將整個(gè)電子系統(tǒng)集成在同一芯片上，稱為片上系統(tǒng)（SOC）。 產(chǎn)品設(shè)計(jì)日益復(fù)雜，產(chǎn)品的生命周期不斷縮短，因而要求設(shè)計(jì)出更新、更快、更廉價(jià)的產(chǎn)品。在設(shè)計(jì)印刷電路板時(shí)采用IP模塊設(shè)計(jì)方法，以及提供順暢且可靠的設(shè)計(jì)流程至關(guān)重要。即：項(xiàng)目設(shè)計(jì)ASIC設(shè)計(jì)IP模塊設(shè)計(jì) PCB設(shè)計(jì) 仿真設(shè)計(jì)測(cè)試設(shè)計(jì)。在PCB設(shè)計(jì)之前先設(shè)計(jì)ASIC芯片，盡量減少板上元件數(shù)目，提高集成度，提高

6、可靠性。 設(shè)計(jì)描述和系統(tǒng)建模 IP設(shè)計(jì)和SOC設(shè)計(jì) 設(shè)計(jì)描述和系統(tǒng)建模 軟IP核與硬IP核軟IP是用硬件描述語(yǔ)言設(shè)計(jì)的具有一定電路功能的程序模塊。 硬IP是在軟IP的基礎(chǔ)上，結(jié)合半導(dǎo)體工藝、設(shè)計(jì)規(guī)則而生成的集成電路版圖。 設(shè)計(jì)描述和系統(tǒng)建模 軟IP核與硬IP核軟、硬IP的概念 軟、硬IP的概念 設(shè)計(jì)復(fù)用方法 IP（intelligent property）模塊設(shè)計(jì)不僅是集成電路設(shè)計(jì)公司的重要任務(wù)，也是EDA工具開發(fā)公司的實(shí)力表現(xiàn)，一套EDA工具，它提供的IP模塊越豐富，用戶的設(shè)計(jì)就越方便、越容易。 關(guān)于應(yīng)該使用哪種類型的IP至今仍有爭(zhēng)議。究竟是使用需要VHDL代碼進(jìn)入綜合和布局布線過(guò)程的軟IP

7、，還是使用芯片中物理掩膜布局已得到證明的硬IP，要根據(jù)設(shè)計(jì)項(xiàng)目的具體情況來(lái)確定。 設(shè)計(jì)復(fù)用方法 IP（intelligent propertyIP復(fù)用流程硬IP的復(fù)用流程 軟IP的復(fù)用流程 IP復(fù)用流程硬IP的復(fù)用流程 軟IP的復(fù)用流程 設(shè)計(jì)綜合 高層次綜合 設(shè)計(jì)綜合 高層次綜合 高層次綜合范疇 高層次綜合流程 高層次綜合范疇 高層次綜合流程 設(shè)計(jì)仿真 仿真（emulation），利用計(jì)算機(jī)硬件平臺(tái)，EDA工程設(shè)計(jì)環(huán)境，搭建虛擬的設(shè)計(jì)系統(tǒng)，在計(jì)算機(jī)上進(jìn)行波形分析，時(shí)序分析，功能驗(yàn)證的過(guò)程稱為仿真。 EDA工具的不完備，設(shè)計(jì)項(xiàng)目的修改，描述文件的錯(cuò)誤等原因，都使設(shè)計(jì)項(xiàng)目需要仿真、驗(yàn)證。 仿真的層

8、次:電路級(jí)仿真;邏輯仿真;開關(guān)級(jí)仿真;寄存器傳輸級(jí)仿真;高層次仿真。設(shè)計(jì)仿真 仿真（emulation），利用計(jì)算機(jī)硬件平臺(tái)，E仿真系統(tǒng)構(gòu)成 仿真系統(tǒng)構(gòu)成 常用仿真方法 在EDA工程領(lǐng)域，仿真分為功能仿真和時(shí)序仿真。前者驗(yàn)證設(shè)計(jì)模塊的邏輯功能，后者用于驗(yàn)證設(shè)計(jì)模塊的時(shí)序關(guān)系；無(wú)論是功能仿真，還是時(shí)序仿真，其仿真方法有兩種： 交互式仿真方法 測(cè)試平臺(tái)法 常用仿真方法 在EDA工程領(lǐng)域，仿真分為功能仿真和集成系統(tǒng)設(shè)計(jì)方法 在同一個(gè)芯片上集成了控制部件（微處理器、存儲(chǔ)器、I/O接口）和執(zhí)行部件（微型開關(guān)，微機(jī)械），能夠自成體系，獨(dú)立工作的芯片稱為系統(tǒng)芯片 片上系統(tǒng)的設(shè)計(jì)方法 ： 1.系統(tǒng)設(shè)計(jì) ； 2

9、.綜合 （邏輯綜合 /行為綜合 ）； 3.分層設(shè)計(jì)方法 集成系統(tǒng)設(shè)計(jì)方法 在同一個(gè)芯片上集成了控制部件（微處理器、存可編程系統(tǒng)芯片設(shè)計(jì) 1.可編程系統(tǒng)芯片結(jié)構(gòu) 復(fù)雜的FPGA結(jié)構(gòu)從系統(tǒng)集成、系統(tǒng)存儲(chǔ)、系統(tǒng)時(shí)鐘和系統(tǒng)接口方面滿足片上系統(tǒng)設(shè)計(jì)要求。 2.可編程系統(tǒng)級(jí)芯片的設(shè)計(jì)方法 可編程邏輯器件(PLD)在規(guī)模、速度、嵌入式處理器內(nèi)核及其它IP供應(yīng)等方面的進(jìn)步，可以實(shí)現(xiàn)系統(tǒng)級(jí)可編程芯片的設(shè)計(jì)。這需要一種結(jié)構(gòu)清晰的系統(tǒng)級(jí)方法來(lái)處理系統(tǒng)級(jí)設(shè)計(jì)復(fù)雜性?？删幊滔到y(tǒng)芯片設(shè)計(jì) 1.可編程系統(tǒng)芯片結(jié)構(gòu) 片上系統(tǒng)的測(cè)試方法 傳統(tǒng)ATPG技術(shù) 新的DFT技術(shù) -內(nèi)置式自測(cè)(BIST) 片上系統(tǒng)的測(cè)試方法 傳統(tǒng)ATP

10、G技術(shù) 片上系統(tǒng)的測(cè)試方法 嵌入式SRAM典型BIST電路框圖 片上系統(tǒng)的測(cè)試方法 嵌入式SRAM典型BIST電路框圖 片上系統(tǒng)設(shè)計(jì)關(guān)鍵（1） IP核重用 （2）形式驗(yàn)證 （3）測(cè)試校準(zhǔn) （4）可再配置計(jì)算 （5）布局規(guī)劃 （6）軟硬件協(xié)同驗(yàn)證 片上系統(tǒng)設(shè)計(jì)關(guān)鍵（1） IP核重用 集成電路設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)方法 由語(yǔ)言描述、符號(hào)描述、幾何描述等不同設(shè)計(jì)形式做出的項(xiàng)目設(shè)計(jì)文檔，最后轉(zhuǎn)化為硬件實(shí)物的過(guò)程，稱為設(shè)計(jì)實(shí)現(xiàn)。 設(shè)計(jì)和實(shí)現(xiàn)的關(guān)系 集成電路設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)方法 由語(yǔ)言描述、符號(hào)描述、幾何描述基于VHDL設(shè)計(jì)描述 我們用一個(gè)需要特定資源的設(shè)計(jì)實(shí)體作為設(shè)計(jì)實(shí)現(xiàn)的舉例。例 四位計(jì)數(shù)器。 librar

11、y ieee；use ieee.std_logic_1164.all；use work.std_arith.all；entity counter is port( clk， reset: in std_logic； count: buffer std_logic_vector(3 downto 0)；end counter；architecture archcounter of counter isbeginupcount: process (clk， reset) begin if reset =1then count = 1010； elsif (clkevent and clk=1) t

12、hen count = count + 1； end if； end process upcount；end archcounter； 基于VHDL設(shè)計(jì)描述 我們用一個(gè)需要特定資源的設(shè)計(jì)實(shí)體作為設(shè)基于FPGA器件的實(shí)現(xiàn)載體 可編程邏輯器件成為計(jì)算機(jī)應(yīng)用、通信技術(shù)、自動(dòng)控制、儀器儀表領(lǐng)域廣受技術(shù)人員歡迎的器件，是科學(xué)實(shí)驗(yàn)、樣機(jī)試制、小批量生產(chǎn)的最佳選擇，是ASIC芯片設(shè)計(jì)的實(shí)現(xiàn)載體之一。基于FPGA器件的實(shí)現(xiàn)載體 可編程邏輯器件成為計(jì)算機(jī)應(yīng)用、通設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)流程 設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)流程 集成電路的版圖設(shè)計(jì) 物理設(shè)計(jì) 集成電路的版圖設(shè)計(jì) 物理設(shè)計(jì) CMOS電路工藝基礎(chǔ) CMOS電路工藝基礎(chǔ) 集成

13、電路版圖全定制設(shè)計(jì)方法 1.全定制設(shè)計(jì)流程: 版圖編輯(EDIT) 檢查驗(yàn)證 2集成電路版圖設(shè)計(jì)的一些考慮 集成電路版圖全定制設(shè)計(jì)方法 1.全定制設(shè)計(jì)流程:版圖綜合 （1）布圖規(guī)劃（floorplan） （2）布局（Placement） （3）布線（routing） （4）版圖參數(shù)提取（Layout Parameter extract） （5）一致性檢查（Layout VS Schematic） （6）后仿真（Post Simulation） 版圖設(shè)計(jì)流程 版圖綜合 （1）布圖規(guī)劃（floorplan） 版圖設(shè)計(jì)流程集成電路設(shè)計(jì)的工業(yè)實(shí)現(xiàn) 1. 半導(dǎo)體產(chǎn)業(yè)模式的轉(zhuǎn)變 2. 無(wú)晶圓廠的ASIC公

14、司(Fabless) 3. 制造代工業(yè)（Fountry）4. IP設(shè)計(jì)業(yè)（chipless） 5. 設(shè)計(jì)代工業(yè)(design foundry)6.設(shè)計(jì)服務(wù)業(yè)(design service) 集成電路設(shè)計(jì)的工業(yè)實(shí)現(xiàn) 1. 半導(dǎo)體產(chǎn)業(yè)模式的轉(zhuǎn)變 多項(xiàng)目晶圓流片 1 多項(xiàng)目晶圓的概念 （1）MPW服務(wù)業(yè)務(wù)的社會(huì)需求 （2）MPW服務(wù)業(yè)務(wù)的宗旨、作用 （3）MPW服務(wù)的發(fā)展?fàn)顩r （4）MPW現(xiàn)狀與存在的問(wèn)題 2 多項(xiàng)目晶圓的實(shí)施過(guò)程 （1）開發(fā)多項(xiàng)目晶圓計(jì)劃的目的 （2）MPW技術(shù) （3）NRE的概念 （4）MPW服務(wù)體系建立的條件 （5）MPW計(jì)劃對(duì)設(shè)計(jì)資源的整合 多項(xiàng)目晶圓流片 1 多項(xiàng)目晶圓的概念 多項(xiàng)目晶圓的發(fā)展 與國(guó)外MPW計(jì)劃相比，我國(guó)多項(xiàng)目晶圓計(jì)劃也經(jīng)歷了從教育研究界擴(kuò)展到產(chǎn)業(yè)界的過(guò)程。中國(guó)集成電路產(chǎn)業(yè)正處于成長(zhǎng)期，初創(chuàng)型中小企業(yè)大量涌現(xiàn)，對(duì)MPW計(jì)劃的需求不斷增加。