教程講稿verilog課件modelsim

1、Modelsim5.x仿真器的使用Modelsim A product from Mentor Graphics The most popular VHDL simulator Also a moderate performance Verilog SimulatorFeatures: User friendly Interactive or script mode. NT or UNIXModelsim界面介紹Modelsim界面介紹界面主要分為三個(gè)部分： 1. 頂端是各種功能菜單和快捷鍵 2. 左面是一個(gè)項(xiàng)目信息的瀏覽器。這個(gè)瀏覽器能夠提供三個(gè)方面的內(nèi)容顯示。 一個(gè)是項(xiàng)目中的文件，對應(yīng)pr

2、oject按鈕； 一個(gè)是創(chuàng)建的庫的信息，對應(yīng)library按鈕； 還有一個(gè)是仿真信息，能夠顯示項(xiàng)目的層次結(jié)構(gòu)，對應(yīng)sim按鈕。 3. 工作區(qū)是命令輸入窗口，同時(shí)也顯示對命令執(zhí)行情況的信息。 Modelsim支持兩種操作方式。 一種是通過點(diǎn)擊菜單完成各種任務(wù) 另一種是直接輸入命令執(zhí)行相應(yīng)的操作。操作流程簡介創(chuàng)建project 雙擊modelsim圖標(biāo)啟動(dòng)程序之后會出現(xiàn)下面的畫面。選中第一項(xiàng)Creat a Project。創(chuàng)建project 或者跳過以上界面，在菜單中單擊FileNewProject，都能進(jìn)入下面的界面。填入項(xiàng)目名稱，路徑。庫名通常用缺省的work，也可以改為其他的名字。添加文件

3、完成后就進(jìn)入modelsim的工作界面了。這時(shí)候?yàn)g覽區(qū)中是空的。接下來就是添加verilog或VHDL文件?？梢栽趐roject瀏覽區(qū)中單擊鼠標(biāo)右鍵，出現(xiàn)下面的對話框。選中Add file to Project。然后將你的設(shè)計(jì)文件（verilog或VHDL文件）加入到項(xiàng)目中去。 這些代碼可以用其它文本編輯工具編寫。最常用的是UltraEdit，當(dāng)然也可以用modelsim自帶的編輯器編寫，然后保存為.v或.vhd格式。添加文件編譯代碼 鼠標(biāo)右擊剛才添加的文件。點(diǎn)compile All。當(dāng)文件比較多時(shí)也可以一個(gè)一個(gè)編譯，以免其中一個(gè)有錯(cuò)浪費(fèi)大量時(shí)間。這是編譯的信息會出現(xiàn)在右邊的工作區(qū)中，如果有錯(cuò)

4、就修改代碼，再編譯。沒有錯(cuò)則可進(jìn)行下一步操作load頂層模塊 編譯完成之后就可以進(jìn)行仿真了。點(diǎn)擊菜單上的DesignLoad design。出現(xiàn)下面的對話框。首先確定Library中出現(xiàn)的是你建立的庫，然后選擇設(shè)計(jì)的頂層模塊，通常是testbench文件，點(diǎn)擊Load。Modelsim同樣會反饋load設(shè)計(jì)的信息。仿真設(shè)置 首先在view菜單中點(diǎn)擊wave和signals，打開這兩個(gè)窗口。Wave顯示設(shè)計(jì)中各種信號的波形。Signals窗口顯示設(shè)計(jì)中各個(gè)模塊的接口信號。在sim瀏覽區(qū)中選擇不同的設(shè)計(jì)模塊，signals窗口能夠顯示相應(yīng)的接口信號。接下來將signals窗口的信號拖到 wave窗口中去。如下圖所示。這樣在仿真之后，所選信號的波形就會出現(xiàn)在wave窗口中。仿真 首先設(shè)置仿真時(shí)間，在model