Modelsim詳細(xì)使用教程

1、Modelsim 詳細(xì)使用教程一、打開 Medelsim雙擊桌面快捷方式，出現(xiàn)下圖所示界面，如果上一次使用 ModelSim 建立過工程， 這時候會自動打開上一次所建立的工程；二、建立工作庫點(diǎn)擊 File-New-Library，輸入 Library Name，點(diǎn)擊 OK，就能看見新建的庫。三、建立工程File-New-ProjectProject NamProject LocationLibrary Default Library Name 中為我們的設(shè)計(jì)編譯到哪一個庫中。OK 會出現(xiàn)下圖所示的界面。四、為工程添加文件Create New File 為工程添加新建的文件；Add Existi

2、ng File Create Simulation 為工程添加仿真；Create New Folder 為工程添加新的目錄。Create New FilFile NamVerilog（VHDL，Modelsim System Verilog 代碼），Top Level 表示文件在剛才所設(shè)定的工程路徑下。點(diǎn)擊 OKClose Add items to the Project 窗口。這時候在Workspace Project 8_11.v8_11.v Verilog 代碼。五、編寫Verilog 代碼寫完代碼后，不能馬上就編譯，要先File-Save 保存，否則，編譯無效。然后選擇Compile-

3、CompileTranscript腳本窗口出現(xiàn)一行綠色字體Compileof8_11.vwassuccessful. 說明文件編譯成功，并且該文件的狀態(tài)欄顯示綠色的對號。六、寫測試程序測試程序通過給出模塊的輸入信號觀察模塊的內(nèi)部信號合輸出信號來檢測模塊的設(shè)計(jì)否正確。描述測試信號的變化和測試過程的模塊稱為測試平臺（testbench）或測試裝置（testfixture）。鼠標(biāo)右擊被測試模塊.v 文件，選擇 Add to Project - New File 。在新框中輸入測試程序名（可以取名為：被測文件名_t）。雙擊再編寫測試代碼，編譯成功后再仿真。七、仿真library project lib

4、rarywork 前的，將其展開，會看到 Verilog 文件，文件名是代碼的 module 名。右擊測試文件（compare_t），選擇 Simulate，出現(xiàn) Objects 框。如果選擇源程序仿真，則看不到波形圖。Ctrl Add-To Wave-Selected 就會出現(xiàn)。將紅色圈圈中的仿真時間步改成 5msctrl 改變輸出信號進(jìn)制，Wave 框右鍵點(diǎn)擊 Radix 選擇進(jìn)制。若需要觀察模塊中的中間變量的波形，首先在 instance 中點(diǎn)擊測試程序(writing)引用的模塊名(m)，展開該模塊中所有的信號， internal 表示中間信號，右鍵選擇要觀察的信號，點(diǎn)擊Add Wave，就把它加入到信號列表中，此時 wave 顯示的是 no data。然后點(diǎn)擊 simulate -restart -ok,再 simulate - run - run all,即可得到新的仿真波形。在主窗口中點(diǎn)擊 Simulate-End Simulation 退出仿真。1 怎么打開之前的工程？File - Open，在彈出的窗口中，文件類型選.mpf .mpf 文件即可。菜單欄恢復(fù)原樣：右鍵，選擇res