第2、3章 Altera Quartus II軟件開發(fā)

1、FPGA-CPLD原理及應(yīng)用 第2、3章 Altera Quartus II軟件開發(fā)ASIC設(shè)計(jì)流程Requirement BookFunctional DesignRTL Design所需功能的自然語言描述所需功能的“邏輯語言” 描述用寄存器、存儲器、運(yùn)算單元和狀態(tài)機(jī)等實(shí)現(xiàn)邏輯功能細(xì)化RTL設(shè)計(jì)中的模塊到觸發(fā)器和邏輯門用三極管、電容、電阻等實(shí)現(xiàn)電路IC版圖的設(shè)計(jì)和規(guī)則檢查Logic DesignCircuit DesignPhysical DesignFPGA設(shè)計(jì)流程Requirement BookFunctional DesignRTL Design所需功能的自然語言描述所需功能的“邏輯語

2、言” 描述用寄存器、存儲器、運(yùn)算單元和狀態(tài)機(jī)等實(shí)現(xiàn)邏輯功能用綜合軟件細(xì)化RTL到觸發(fā)器和邏輯門布局布線時序檢查SynthesisPlace & RouteTiming Extraction設(shè)計(jì)流程范例 (1)電子鐘定時鬧鈴手動調(diào)時定時誤差微調(diào)Requirement BookFunctional DesignRTL Level DesignSynthesisPlace & RouteTiming Extraction設(shè)計(jì)流程范例(2)Requirement BookFunctional DesignRTL Level DesignSynthesisPlace & RouteTiming Extr

3、action主計(jì)數(shù)器 顯示譯碼 比較和鬧鈴電路分頻器 誤差微調(diào) 時間調(diào)整 定時輸入設(shè)計(jì)流程范例(3)Requirement BookFunctional DesignRTL Level DesignSynthesisPlace & RouteTiming Extraction小時計(jì)數(shù) 主計(jì)數(shù)器分計(jì)數(shù) 秒計(jì)數(shù) 秒時鐘 計(jì)數(shù)加載 時 鐘 預(yù) 置 數(shù) 據(jù)設(shè)計(jì)流程范例(4)Requirement BookFunctional DesignRTL Level DesignSynthesisPlace & RouteTiming Extraction設(shè)計(jì)流程范例(5)Requirement BookFun

4、ctional DesignRTL Level DesignSynthesisPlace & RouteTiming Extraction設(shè)計(jì)流程范例(6)Requirement BookFunctional DesignRTL Level DesignSynthesisPlace & RouteTiming Extraction硬件實(shí)現(xiàn)2.1.1 Quartus II軟件的特點(diǎn) Altera Quartus II設(shè)計(jì)軟件提供完整的多平臺設(shè)計(jì)環(huán)境，含有FPGA/CPLD 設(shè)計(jì)所有階段的解決方案。 為可編程芯片系統(tǒng)（SOPC）提供全面的設(shè)計(jì)環(huán)境；也為DSP Builder軟件提供了集成綜合環(huán)境；

5、支持基于VHDL、Verilog HDL和AHDL的設(shè)計(jì)；支持原理圖設(shè)計(jì)方式。 支持第三方的綜合、仿真工具。如支持綜合工具Leonardo Sspectrum、Synplify Pro等，支持仿真工具M(jìn)odelSim。支持第三方的EDIF文件。支持與結(jié)構(gòu)無關(guān)的設(shè)計(jì)、提供強(qiáng)大的邏輯綜合與優(yōu)化功能。 Quartus II支持的器件包括：Stratix系列、Cyclone系列、HardCopy系列、APEX 系列、FLEX系列和MAX系列等。2.4.3 使用RTL和狀態(tài)機(jī)查看器分析綜合結(jié)果 使用Quartus II的RTL Viewer和State Machine Viewer可以查看所設(shè)計(jì)的原理示

6、意圖。單擊Processing|Start|Start Analysis & Elaboration命令，對設(shè)計(jì)進(jìn)行分析。然后使用RTL Viewer。1RTL 查看器2.4.3 使用RTL和狀態(tài)機(jī)查看器分析綜合結(jié)果2狀態(tài)機(jī)查看器2.4.3 使用RTL和狀態(tài)機(jī)查看器分析綜合結(jié)果3采用技術(shù)映射查看器分析綜合結(jié)果 提供的是設(shè)計(jì)的底級或基元級專用技術(shù)原理表征，它展示的是綜合后的電路結(jié)構(gòu)。2.6 仿真 完成了設(shè)計(jì)輸入以及成功綜合、布局布線后，只能說明設(shè)計(jì)符合一定的語法規(guī)范。但是否滿足設(shè)計(jì)者要求的功能，是不能保證的，還需要通過仿真流程對設(shè)計(jì)進(jìn)行驗(yàn)證。仿真的目的就是在軟件環(huán)境下，驗(yàn)證電路的行為和設(shè)想中的行

7、為是否一致。申請授權(quán)許可證（ license ）在Windos界面下，使用命令 開始 | 運(yùn)行 | cmd ，出現(xiàn)DOS命令提示符， 在DOS命令提示符下鍵入命令： ipconfig /all 在屏幕顯示的結(jié)果中，在 physical address 后面有一串12位的16進(jìn)制數(shù)，這就是本計(jì)算機(jī)的NIC（每2個數(shù)字之間有連字符隔開）。 例如：00-0F-7D-86-3E-25。 - 準(zhǔn)備工作：查找當(dāng)前計(jì)算機(jī)的NIC - -（Network Interface Card ）*18申請授權(quán)許可證（ license ）訪問ALTERA網(wǎng)站，申請 license。 ALTERA 通過 EMAIL 發(fā)送

8、授權(quán)文件 license.dat 給你。用查看得到的結(jié)果替換LICENSE文件中的HOSTIDTools license Setup三、 QUARTUSII的基本操作步驟雙擊Quartus II圖標(biāo)Quartus II主界面 File菜單的一個實(shí)例 Quartus II主界面的一個實(shí)例 用戶定制主界面 選擇命令ToolsCustomize 在對話框中操作： Quartus II設(shè)計(jì)流程編寫VHDL程序（使用Text Editor）編譯VHDL程序（使用Compiler）仿真驗(yàn)證VHDL程序（使用Waveform Editor,Simulator）進(jìn)行芯片的時序分析（使用Timing Analy

9、zer）安排芯片管腳位置（使用Floorplan Editor）下載程序至芯片（使用Programmer）開始一個新項(xiàng)目Project: 項(xiàng)目，工程，設(shè)計(jì) Quartus2只對項(xiàng)目進(jìn)行編譯，模擬，編程. 而不對單獨(dú)的文件，除非把該文件設(shè)置為項(xiàng)目任何一項(xiàng)設(shè)計(jì)都是一個項(xiàng)目（Project）,都必須為此項(xiàng)目建立一個放置與此項(xiàng)目相關(guān)文件的文件夾，如果各個設(shè)計(jì)都不加整理地放在默認(rèn)的目錄下，勢必造成文件管理的混亂。此文件夾中不僅包括設(shè)計(jì)輸入的源文件（.vhd），還包括編譯過程中產(chǎn)生的一系列文件。此文件夾被默認(rèn)為工作庫（Work library）注意事項(xiàng)對于一個設(shè)計(jì)，創(chuàng)建一個單獨(dú)的目錄，該目錄的路徑從根目錄

10、開始都必須是英文名稱，任何一級目錄都不能出現(xiàn)中文字樣，且不能包含空格，否則在讀文件時會發(fā)生錯誤； 將設(shè)計(jì)的源文件（.vhd）放在對應(yīng)的目錄底下，編譯等過程中產(chǎn)生的文件也就自動放在該目錄下了。指定新項(xiàng)目的工作目錄及名稱 選擇命令File | New Project Wizard 在對話框中操作： （1）指定工作目錄 （4）點(diǎn)擊Next （3）本項(xiàng)目頂層 Entity名稱 建議頂層文件名與頂層Entity同名； 建議頂層文件名與項(xiàng)目名稱相同。 （2）指定項(xiàng)目名稱 將本項(xiàng)目所需文件包含進(jìn)來的窗口 為本項(xiàng)目指定目標(biāo)器件 (1)選擇器件系列 (2) 選擇Auto或具體器件(3)點(diǎn)擊Next 指定所需的第

11、三方EDA工具 點(diǎn)擊Finish 或 Next 進(jìn)入文本編輯器文本編輯器窗口文件名后綴：VHDL： .vhd；Verilog： .v；AHDL: .tdf。 在文本編輯器中利用VHDL模板選擇Edit | Insert Template| VHDL（或點(diǎn)擊鼠標(biāo)右鍵 ） （1）選擇VHDL （2）選擇所需的VHDL模板 插入Entity模板后的文本編輯器窗口 將帶雙下劃線的虛擬標(biāo)識符替換為用戶自己的標(biāo)識符 4 位加法器的VHDL代碼 LIBRARY ieee; - 第1行 USE ieee.std_logic_1164.ALL; - 第2行 USE ieee.std_logic_unsigned

12、.ALL; - operator + is overwrited in the package ENTITY Adder4 IS GENERIC ( width : integer := 4 ); - 定義一個類屬參數(shù)width，其默認(rèn)值為4 PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO 0 ); cin: IN std_logic; cout: OUT std_logic; Sum: OUT std_logic_vector ( width - 1 DOWNTO 0 ) ); END Adder4; 4 位加法器的VHDL代碼（續(xù)）

13、ARCHITECTURE behav OF Adder4 IS SIGNAL temp: std_logic_vector ( width DOWNTO 0 ); BEGIN temp = ( 0 & a ) + b + cin; cout = temp (width); sum = temp ( width - 1 DOWNTO 0 ); - 第20行 END behav; - 第21行 綜合和編譯 編譯前的準(zhǔn)備工作Quartus II 只對項(xiàng)目進(jìn)行編譯 方法1：先借助于New Project Wizard創(chuàng)建一個新項(xiàng)目，再創(chuàng)建設(shè)計(jì)輸入文件（已介紹）。方法2：先建立設(shè)計(jì)輸入文件，再將其設(shè)置為

14、頂層文件，進(jìn)一步確定其為項(xiàng)目。選擇命令ProjectSet as Top-Level Entity， 進(jìn)入編譯器 選擇命令ProcessingCompiler Tool ，打開編譯器窗口：編譯器包含5個主模塊，可以連續(xù)運(yùn)行5個模塊，也可以單獨(dú)運(yùn)行某模塊。編譯器的 5 個主模塊分析和綜合（Analysis & Synthesis）模塊：把原始描述轉(zhuǎn)化為邏輯電路，映射到所選定的可編程器件。裝配（Fitter）模塊：將前一步確定的邏輯元件在目標(biāo)芯片上布局、布線； 組裝（Assembler）模塊：形成編程文件；時序分析（Timing Analyzer）模塊;產(chǎn)生EDA工具網(wǎng)表（EDA Netlist

15、Writer）模塊：目的是與其他EDA工具相銜接。 編譯結(jié)果的報告本例為加法器的編譯結(jié)果：容易出現(xiàn)的錯誤錯將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程，找不到工作庫時，報錯為： Error：Cant open VHDL “WORK”文件后綴名不是.vhd，在設(shè)定工程后編譯時，報錯為： Error：Line1，F(xiàn)ile e:half_adderhalf_adder.tdf:TDF syntax error 設(shè)計(jì)文件名與實(shí)體名不符時，如寫成adder.vhd，編譯時，報錯為： Error:Line1,VHDL Design File “adder.vhd“ must contain 發(fā)現(xiàn)并糾正VHDL

16、代碼中的錯誤故意制造一個錯誤：例如將第20行末尾處的分號刪除 重新編譯； 編譯器將產(chǎn)生出錯報告 ；點(diǎn)擊確定。點(diǎn)擊確定*46發(fā)現(xiàn)并糾正VHDL代碼中的錯誤（續(xù)）在消息窗口中找到第1條出錯信息：它告訴我們與第21行的文字“end”相鄰的地方缺少1個分號。鼠標(biāo)雙擊該消息，文本編輯器中的出錯位置被高亮度顯示； 糾正該錯誤 重新編譯 通過；本例說明出錯消息的不準(zhǔn)確性，應(yīng)首先糾正第1個錯誤。 第1條出錯信息 編譯的成功為項(xiàng)目創(chuàng)建一個編程文件，能夠保證了設(shè)計(jì)輸入的基本正確性，不能保證該項(xiàng)目的邏輯關(guān)系的正確性，也不能保證時序的正確性。 設(shè)計(jì)輸入和編譯成功 設(shè) 計(jì) 成 功模擬驗(yàn)證 模擬前的準(zhǔn)備工作 準(zhǔn)備好網(wǎng)表（

17、netlist）文件 ： 如果準(zhǔn)備進(jìn)行功能模擬，在Analysis & Synthesis之后，使用命令 ProcessingGenerate Functional Simulation Netlist；如果準(zhǔn)備進(jìn)行時序模擬：則使用完整的編譯命令準(zhǔn)備好測試向量文件 ：用波形編輯器（Vector / Waveform Editor）畫出輸入信號的激勵波形（即測試向量）；以波形文件形式保存（后綴為.vwf）。打開波形編輯器繪制測試向量波形選擇命令 FileNew 執(zhí)行以下操作 打開波形編輯器窗口：波形編輯器窗口指定模擬終止時間選擇命令 EditEnd Time 在對話框中操作 （本例為300 ns

18、） 引入欲觀察的結(jié)點(diǎn)（信號）名選擇命令Edit Insert Node or Bus；或直接鍵入結(jié)點(diǎn)名；或點(diǎn)擊Node Finder出現(xiàn)結(jié)點(diǎn)查找器窗口搜索結(jié)點(diǎn)名在結(jié)點(diǎn)查找器窗口中查找結(jié)點(diǎn) （1）選擇Pins: all （2）點(diǎn)擊 List （3）從左邊方框選擇結(jié)點(diǎn)，移至右邊方框 （4）點(diǎn)擊 OK 從右向左移 從左向右移 結(jié)點(diǎn)名引入波形編輯器后的操作 編輯輸入激勵信號波形： （1）拖動鼠標(biāo)，選擇一個時間段 （2）在工具條中選擇一個值，給信號賦值 輸入激勵信號波形編輯完畢后的結(jié)果 形成完整的測試向量（本實(shí)例為半加器的輸入激勵波形）：執(zhí)行模擬（本例為功能模擬）使用命令ProcessingSimula

19、tor Tool ，出現(xiàn)模擬器窗口： (4) 點(diǎn)擊 Start啟動模擬器(5) 點(diǎn)擊 OPEN 觀察測試向量波形（6） 點(diǎn)擊 Report觀察模擬結(jié)果波形(3) 指定測試向量文件(2) 產(chǎn)生功能模擬網(wǎng)表(1)選擇 Functional執(zhí)行模擬（本例為時序模擬） (1）選擇Timming (2）指定測試向量文件 (3)點(diǎn)擊 Start （4）模擬完畢之后，點(diǎn)擊 Report觀察模擬結(jié)果 模擬結(jié)果示例（時序模擬）本實(shí)例為半加器時序模擬結(jié)果：可編程器件的物理實(shí)現(xiàn)（1） 確定電路的輸入/輸出端口和引腳的對應(yīng)關(guān)系；（2）將設(shè)計(jì)結(jié)果下載到可編程器件中，使之變成所希望 的集成電路，這個過程稱為編程（ Pro

20、gramming ）。引腳分配實(shí)例實(shí)例為前面介紹過的半加器，并且編譯之前指定目標(biāo)器件；編譯之前未指定引腳分配；編譯時由編譯器自動指定引腳分配，其結(jié)果記錄在文件half_adder.qsf中；為了觀察編譯器自動指定引腳分配情況：使用命令A(yù)ssignmentsPins 打開引腳規(guī)劃器 引腳分配實(shí)例引腳分配實(shí)例（觀察引腳分配結(jié)果） 觀察引腳分配結(jié)果的方法：鼠標(biāo)移至已被分配的引腳（涂有深色） 將顯示對應(yīng)端口名稱。 觀察結(jié)果：x被分配到引腳24； y被分配到引腳21； half_sum被分配到引腳4； half_cout被分配到引腳5。 鼠標(biāo)手工指定引腳分配部分改變上述引腳分配的實(shí)例： 輸入端口 x 分

21、配給引腳8；輸入端口 y 分配給引腳9其余引腳留給Quartus自動分配。在Pin Planner的引腳列表中操作： 觀察手工指定引腳分配的結(jié)果使用命令 View | Show Fitter Placement（或者需要2次使用此命令） 使手工指定引腳分配有效重新編譯才能使手工指定引腳分配有效；觀察重新編譯后的引腳分配 引腳24變白色；引腳21變白色；引腳8變紅色；引腳9變紅色；取消此前對引腳的指定使用命令A(yù)ssignments | Remove Assignments 在彈出的窗口中操作： Pin, Location & Routing Assignments對目標(biāo)器件編程仍然沿用前文所用加

22、法器的例子；實(shí)際上，編譯完成之后就已經(jīng)產(chǎn)生了編程文件（后綴為.pof）； 編程之前再檢查一遍，確保：已經(jīng)選定了合適的目標(biāo)器件；經(jīng)過模擬驗(yàn)證，電路的功能和時序關(guān)系和預(yù)期相符；輸入/輸出端口的引腳分配符合要求 ?？删幊唐骷ㄟ^專用電纜和計(jì)算機(jī)相連 印制電路板 下載電纜 Byteblaster 的另 一端連接到計(jì)算機(jī)的并口 可編程邏 輯器件 USB接口 對目標(biāo)器件編程的步驟 使用命令ToolsProgrammer打開編程模塊窗口，目標(biāo)器件名和編程文件名必須正確地顯示在該窗口中點(diǎn)擊Hardware Setup按鈕 點(diǎn)擊 Hardware Setup按鈕 編程文件 目標(biāo)器件 對目標(biāo)器件編程的步驟（續(xù)）

23、在出現(xiàn)的硬件設(shè)置對話框中操作： (1) 選擇下載電纜 ByteBlasterLPT1 （2）點(diǎn)擊Close 對目標(biāo)器件編程的步驟（續(xù)） 回到編程器窗口在該窗口中操作，啟動編程 （1）點(diǎn)擊此方框，表示選中 （2）點(diǎn)擊S t a r t，啟動編程 SignalTap II嵌入邏輯分析儀 傳統(tǒng)硬件測試方法的缺點(diǎn)：1）缺少空余I/O引腳：設(shè)計(jì)中器件的選擇依據(jù)設(shè)計(jì)規(guī)模而定，通常所選器件的I/O引腳數(shù)目和設(shè)計(jì)的需求是恰好匹配的。2）I/O引腳難以引出：設(shè)計(jì)者為減小電路板的面積，大都采用細(xì)間距工藝技術(shù)，在不改變PCB板布線的情況下引出I/O引腳非常困難。3）傳統(tǒng)的邏輯分析儀價格昂貴：會加重設(shè)計(jì)方的經(jīng)濟(jì)負(fù)擔(dān)。

24、嵌入式邏輯分析儀 SignalTap IIALTERA公司邏輯分析儀SignalTapII的工作原理：1）嵌入式邏輯分析儀SignalTapII隨設(shè)計(jì)文件一起下載到目標(biāo)芯片中；2）嵌入式邏輯分析儀將測得的信號樣本暫存于目標(biāo)芯片的嵌入式RAM中；3）嵌入式邏輯分析儀通過JTAG引腳捕捉目標(biāo)芯片內(nèi)部設(shè)計(jì)者感興趣的信號信息，而不影響系統(tǒng)的正常工作。嵌入式邏輯分析儀 SignalTap IIALTER邏輯分析儀SignalTap II的優(yōu)點(diǎn)：1）不增加引腳，使用專門的JTAG引腳；2）可實(shí)現(xiàn)方便簡單的探測，不需要擔(dān)心如何將探測信息連接到電路板上;3）內(nèi)核便宜。嵌入式邏輯分析儀 SignalTap II

25、ALTERA邏輯分析儀SignalTapII的缺點(diǎn)：1）內(nèi)核的尺寸限制了FPGA中邏輯資源的使用，同時，波形數(shù)據(jù)占用FPGA內(nèi)部存儲器，信號采樣的數(shù)據(jù)量有限,開發(fā)人員不能采用相應(yīng)的RAM資源進(jìn)行工程設(shè)計(jì)；2）內(nèi)部邏輯分析儀只工作于狀態(tài)模式，捕獲的數(shù)據(jù)與規(guī)定的時鐘同步，而不能提供信號時序關(guān)系。嵌入式邏輯分析儀 SignalTap II第一步：在QuartusII中建立項(xiàng)目工程，查錯，并編譯通過；第二步：驗(yàn)證設(shè)計(jì)是否滿足預(yù)想的要求； 在QuartusII中提供兩個工具驗(yàn)證設(shè)計(jì)： （1）Simulator：波形仿真工具； （2）SignalTap II：嵌入邏輯分析儀。典型的FPGA項(xiàng)目設(shè)計(jì) Sim

26、ulator：顯示的波形（包括延時）是計(jì)算所得，與實(shí)際波形難免有差異。SignalTap：顯示的波形（包括延時）是實(shí)際波形。利用FPGA中的資源形成嵌入式邏輯分析儀ELA，捕捉目標(biāo)芯片內(nèi)部信號節(jié)點(diǎn)的信息，而不影響原硬件系統(tǒng)的正常工作。ELA把采集的數(shù)據(jù)從JTAG口經(jīng)ByteBlaster送往主機(jī)，顯示有關(guān)信號的實(shí)測波形。 SignalTap與Simulator的比較 SignalTap II嵌入邏輯分析儀 SignalTap集成到Quartus II設(shè)計(jì)軟件中，能夠捕獲和顯示FPGA中實(shí)時信號的狀態(tài)。支持的器件：APEXT系列，Cyclone系列、Stratix系列等 FPGASignalTa

27、p II的使用（1）設(shè)計(jì)人員在完成設(shè)計(jì)并編譯工程后，建立SignalTapII(.stp) 文件并加入工程；（2） 配置STP文件；（3）編譯并下載設(shè)計(jì)到FPGA（4）在QuartusII軟件中顯示被測信號的波形；（5）在測試完畢后將該邏輯分析儀從項(xiàng)目中刪除。使用SignalTapII的一般流程SignalTapII的使用流程打開SignalTapII編輯器，創(chuàng)建一個.stp文件，在該文件中指定：欲觀察的信號名；開始采樣數(shù)據(jù)的觸發(fā)條件；采樣的數(shù)據(jù)量。啟動Quartus的全程編譯，生成編程文件對FPGA器件編程（該FPGA既包含原來的設(shè)計(jì)也包含ELA，ELA額外占用硬件資源）啟動SignalTa

28、p II進(jìn)行采樣與分析（ELA采樣的數(shù)據(jù)通過ByteBlaster傳送到主機(jī)顯示波形）使用邏輯分析儀SignalTapII的具體操作：1）在QuartusII環(huán)境下打開已建好的工程項(xiàng)目，選擇file菜單，點(diǎn)擊new。在new窗口中選擇Verification/Dubugging Files項(xiàng)，選擇SignalTap II Logic Analyzer File，出現(xiàn)SignalTap II編輯窗口。嵌入式邏輯分析儀 SignalTap IISignal ConfigurationJTAG Chain ConfigurationWaveform Viewer.STP文件Instance Mana

29、ger將默認(rèn)的auto_signaltap_0 更名為sinoutsignal雙擊，打開測試信號添加對話框嵌入式邏輯分析儀 SignalTap II嵌入式邏輯分析儀 SignalTap II嵌入式邏輯分析儀 SignalTap II2）設(shè)置SignalTap II。在SignalTap II的Setup頁中，單擊全屏按鈕，出現(xiàn)全屏編輯窗口。嵌入式邏輯分析儀 SignalTap II邏輯分析儀的工作時鐘設(shè)置采樣深度設(shè)置緩沖模式設(shè)置：環(huán)形緩沖、分段緩沖環(huán)形緩沖有四種觸發(fā)方式：前觸發(fā)、中觸發(fā)、后觸發(fā)、連續(xù)觸發(fā)；分段緩沖用于捕捉周期事件觸發(fā)電平、觸發(fā)源設(shè)置JTAG鏈設(shè)置嵌入式邏輯分析儀 SignalT

30、ap II3）SignalTap II文件的使能、取消通過設(shè)置該選項(xiàng)選擇是否將嵌入式邏輯分析儀文件編譯到工程文件中嵌入式邏輯分析儀 SignalTap II4）編譯、下載，對工程文件進(jìn)行編譯后，下載到芯片中：可以通過SignalTapII對話框的功能按鈕或Programmer下載。工程文件下載區(qū)嵌入式邏輯分析儀 SignalTap II嵌入式邏輯分析儀 SignalTap II5）測試分析。點(diǎn)擊相應(yīng)的功能按鈕運(yùn)行邏輯分析儀，測試，分析5）測試分析。嵌入式邏輯分析儀 SignalTap II設(shè)計(jì)一個可調(diào)信號發(fā)生器，該信號發(fā)生器可通過參數(shù)選擇產(chǎn)生正弦波、方波、三角波和鋸齒波中的一種，其頻率可通過參數(shù)改變。 該波形發(fā)生器主要由三部分組成：地址指針，數(shù)據(jù)ROM和D/A。地址指針用來產(chǎn)生地址，數(shù)據(jù)ROM中存放波形數(shù)據(jù)，包括正弦